Chip e schede varie (2) - Interesting chips & cards (2)

Principali novità e modifiche (dal 1.1.2020): Intel Pentium 4 Prescott paperweight, Amdahl 5860 board, Amdahl 470/V6 MCC CPU module, Cmosis-Leica medium format sensor prototype, NCR Century paperweight, Amdahl 580 paperweight, Amdahl 470 V6 paperweight, Cray Y-MP C90 paperweight, Cray Y-MP paperweight, Solbourne SPARC board, Burroughs large board, Bull DPX2-360 CPU board (68040RC), Italtel 68040RC/Transputer T425 board, Unisys 5000 CPU board (4×68020), Altos 3068 CPU board, Wang VS5000 CPU board, Intel EPROM evolution paperweight, Convergent S280 CPU board, Concurrent Computer Corp. Micro-5 3200 CPU card, Zilog S8000 CPU card, HP Superdome CPU board (4×PA-8900), Elbit Systems military-grade CPU card with Motorola 68040RC, Ericsson card with Vitesse VGFX350 GaAs VLSI gate array (350K NAND-equivalent gates), Evans & Sutherland ESIG-3000 Vector Scanner board, E&S ESIG-1000 boards, Abekas Mira dual CPU board (2×Motorola 68000), AT&T promotional card with 256 kbit and 1 Mbit DRAM chips, Intel Pentium MMX Wafer, 8th Microprocessor Forum (1995) leather binder with embedded chips, Intergraph board with Clipper C3 CPU, MIPS R3000A wafer, Cray 1 ECL card, Russian avionics card (MIG-35?) with 2 ADSP-2101, Motorola 88K-based CPU card, Microprocessor Forum (1992) big lucite paperweight with many embedded chips of that year, Prime 2950 CPU board, Prime 4000 CPU board, CDC 7600 circuit module, Hitachi F7/MP5600 MCM, Hitachi HITAC M-220K MCM, Siemens Nixdorf Primergy 350 P60 CPU 

Questa pagina raccoglie materiali di diversa natura appartenenti alla mia collezione, tutti a mio avviso interessanti: microprocessori ed integrati particolari, schede, memorie ecc. Vedete anche pagina 1.

Questo è un vero "oggetto misterioso" nel senso che non assomiglia a nessun tipo conosciuto di componente e non riporta nessuna sigla o data che possa aiutare ad identificarne natura e provenienza. E' chiaramente un prototipo o una versione sperimentale, ma di che cosa? Un sensore? Un qualche altro tipo di componente ottico? Una memoria? Al momento è impossibile dire di più.

Prototipo di integrato ibrido per avionica fabbricato da TRW (1980).

Fermacarte in plexiglass (circa 15 × 5 cm) contenente 3 esempi di moduli ibridi thick-film per applicazioni aerospaziali fabbricati da Rockwell Collins a inizio anni Settanta, con vari componenti discreti (resistenze, condensatori, transistor) ed alcuni integrati a bassa densità.

Circuito ibrido multi-modulo thick film di fabbricazione sovietica KMP204 (1989). Si tratta di un modulatore QAM (Quadrature Ampliture Modulation, modulazione numerica di ampiezza) prodotto per usi commerciali (iniziale della sigla "K"). 

Integrati RCA (la sigla "SSTC" sta per Solid State Technology Center) montati un un apparato per radionavigazione DECCA (1984).

Due prototipi di memorie a bolle magnetiche di fabbricazione sovietica, di cui uno -a sinistra- incompleto, privo del magnete permanente.

Fermacarte Texas Instruments con memoria a bolle magnetiche da 1 Mbit, 1985.

Prototipo di sensore d'immagine Cmosis/Leica medio formato (45×35 mm) da 30 megapixel, 2015, utilizzato in alcuni dorsi digitali della stessa Leica e, in una versione leggermente diversa, in apparati di machine-vision e motion detection (rilevamento del movimento) ad alta risoluzione.

Vari tipi di sensori CCD.

Fermacarte RCA contenente un prototipo di sensore CCD da 128×160 pixel, circa 1982, uno dei primi fabbricati con questa tecnologia, e un dettaglio della sua struttura.

Fermacarte pubblicitario NCR dedicato alla famiglia di computer NCR Century, introdotta nel 1968, che rappresenta la prima serie di elaboratori NCR interamente basata su circuiti integrati monolitici. Nella parte sinistra si vedono appunto un chip logico (da precisare che tutte le funzioni erano ottenute collegando tra loro integrati di un unico tipo, contenenti due o quattro porte NAND, per formare circuiti più complessi come flip-flop, registri ecc.), un integrato parzialmente finito ed uno completo, fabbricato da Texas Instruments e siglato NCR80. A destra ci sono invece, in alto, due elementi di memoria a "barrette magnetiche" (rod memory), un tipo di memoria alternativa alla classica memoria a nuclei magnetici e derivato dalle memorie a film sottile (thin film), una parte della matrice contenente le barrette e, in basso, una testina di lettura/scrittura del disco magnetico. Tutti questi elementi sono interessanti perché la rod memory, introdotta nel 1964 sull'elaboratore NCR 315 RMC, è stata un'esclusiva delle macchine di questo produttore e perché l'unità disco del Century 100 rappresenta il primo esempio di hard disk commerciale a testine "volanti" (flying head), cioè testine che non vengono a contatto con la superficie magnetica ma rimangono sospese a una minima distanza da essa su un cuscino d'aria creato dalla rotazione del disco stesso. I vantaggi di questa tecnologia, poi diventata di uso universale, sono principalmente due: il venir meno dell'usura della superficie magnetica dovuta al contatto con la testina e la maggiore densità di registrazione, in quanto il "traferro" (separazione) esistente tra disco e testina ha l'effetto di concentrare il flusso magnetico.

Vedi: https://en.wikipedia.org/wiki/Rod_memory, http://www.thecorememory.com/NCR_Higashi.pdf, https://en.wikipedia.org/wiki/NCR_Century_100. 

Un oggetto identico è visibile qui: http://www.chipsetc.com/ncr.html. 

"The smallest Bible in the world". Tra la fine degli anni Cinquanta e la metà dei Sessanta ci fu, da parte di quasi tutti i principali produttori di computer dell'epoca, un'ondata di interesse nei riguardi di forme "alternative" di memorizzazione di dati e documenti. Tra di esse sembravano particolarmente promettenti quelle ottiche, in quanto basate su tecnologie già ampiamente collaudate ed impiegate -ad esempio- nei microfilm (considerando che già dagli anni Venti era possibile ridurre immagini di documenti in micropunti fotografici delle dimensioni di pochi decimi di millimetro). Attorno al 1960 la NCR sviluppò una nuova tecnica di microfilmatura chiamata PCMI grazie alla quale diventava possibile "memorizzare" un intero libro di più di mille pagine su un singolo "form" plastico di circa 2 centimetri di lato. NCR contava che tale tecnologia avrebbe potuto essere presto impiegata anche per la registrazione di documenti in formato digitale leggibile da calcolatori elettronici. Tra il 1962 ed il 1969 realizzò a fini promozionali qualche migliaio di "micro Bibbie" su Microform PCMI. La dimensione delle singole pagine (1.245 in totale) è a tal punto ridotta che il testo può essere letto soltanto con l'aiuto di un microscopio da almeno 100 ingrandimenti, visto che i caratteri sono alti circa 8 micron. Mentre le varie forme di microfilmatura sono state e tuttora sono ampiamente utilizzate quali mezzi convenienti per archiviare grandi quantità di documenti analogici in volumi ridotti, esse non hanno mai riscosso successo nella memorizzazione di dati digitali rimanendo confinate in questo specifico settore a poche applicazioni di nicchia, ad oggi completamente soppiantate da mezzi più "ordinari" quali dischi rigidi, nastri magnetici ecc.

Scheda Intel MD-080 con memoria a bolle magnetiche Memtech da 1 MB e relativi chip di supporto (a sinistra) e, a destra, kit OEM Memtech BPK 70A con 1 modulo di memoria a bolle magnetiche da 1 MB identico all'altro e chip di supporto fabbricati da Intel e Siliconix. La MemTech, oggi scomparsa, era una società californiana che negli anni Ottanta aveva acquisito la divisione Intel Magnetics continuando per qualche tempo a commercializzare i prodotti di quest'ultima, finché le memorie a bolle -rimaste sempre un prodotto di nicchia o, se volete, una promessa mancata- non cedettero definitivamente il passo a quelle a semiconduttore.

Scheda Siemens (1988) con 2 moduli di memoria a bolle magnetiche da 1 MB Memtech (spin-off di Intel Magnetics) 7110AZ-1, probabilmente il tipo più diffuso di memorie di questo tipo. La 7110 fu sviluppata e commercializzata da Intel dopo aver acquistato da IBM il diritto a sfruttare alcuni suoi brevetti relativi all'allora nuova tecnologia delle memorie a bolle magnetiche. Qui si trova il suo datasheet: http://www.wylie.org.uk/technology/computer/bubblmem/7110.pdf. 

Vedi: http://www.wylie.org.uk/technology/computer/bubblmem/bubblmem.htm. 

Schedina pubblicitaria della AT&T in formato carta di credito (1985) contenente due chip di DRAM, rispettivamente da 256 kbit e da 1 Mbit.

Fermacarte di plexiglass contenente un chip di SRAM CMOS da 64 kbit fabbricata da Lattice Semiconductors (1984).

Fermacarte pubblicitario della TRW (acronimo di Thompson, Ramo e Wooldridge) che ricorda la produzione del primo integrato VLSI commerciale con processo (CMOS) a 1 micron. La TRW era una grande società statunitense di ingegneria, specializzata nei settori aerospaziale, automobilistico e difesa. Introdusse molte innovazioni in vari campi tecnologici (circuiti integrati, telecomunicazioni, reti di computer...). E' nota soprattutto per aver progettato e prodotto alcune famose sonde spaziali come la Pioneer 1 e la Pioneer 10 oltre che per aver introdotto il primo sistema di airbag per automobili ed aver partecipato alla realizzazione dei primi missili balistici intercontinentali USA (Atlas e Titan-I). 

Fermacarte HP (1994/5), circa 20×10 cm, che contiene un modulo processore/memoria utilizzato nel HP 83000, un sofisticato apparato per prove automatizzate su circuiti integrati e microprocessori, utilizzato appunto nelle fasi di sviluppo di e con questi dispositivi. Le 2 CPU visibili hanno architettura HP PA-RISC.

In occasione dell'edizione 1992 del Microprocessor Forum è stato realizzato questo corposo fermacarte in plexiglass (le dimensioni sono, approssimativamente, 15×35 cm e peso quasi 2 kg) contenente i principali chip presentati o discussi nel corso del convegno.

Intel i386 SL (versione CMOS a basso consumo, per computer portatili, del 386SX con supporto hardware alla cache esterna ed al System Management Mode): http://www.cpu-collection.de/?l0=co&l1=Intel&l2=i386+SL (un esempio di laptop che utilizza questa CPU è visibile qui: http://www.computinghistory.org.uk/det/37842/Zenith-MasterSport-386SL/).

Intel i960 CF (evoluzione, migliorata e più veloce, del RISC superscalare i960 CA): http://datasheets.chipdb.org/Intel/80960/PRODBREF/272211_3.PDF.

Cyrix Cx486DLC: http://www.cpu-collection.de/?l0=co&l1=Cyrix&l2=Cx486%20DLC, https://en.wikipedia.org/wiki/Cyrix_Cx486DLC.

IBM 486SLC/2 (evoluzione dell'IBM 386SLC, impiegato nei PS/2 mod. 56 e 57): https://en.wikipedia.org/wiki/IBM_386SLC, http://john.ccac.rwth-aachen.de:8000/alf/ps2_56slc2/. 

Raccoglitore per documenti ed appunti (binder, in inglese) distribuito agli iscritti alle sessioni di conferenze dell'ottavo Microprocessor Forum (1995). E' una cartellina in similpelle di circa 23×30 cm nella cui copertina sono inseriti i chip dei principali microprocessori presentati e discussi al Forum. All'interno ci sono un blocco note col logo del Microprocessor Forum ed un libretto (Die Photogallery) con fotografie e brevi descrizioni di tutti i chip. Questi binder erano disponibili in quantità limitata e dovevano essere prenotati per tempo. I processori inseriti nella copertina hanno tutti raggiunto una fase di sviluppo avanzato, o sono entrati in produzione, tra la fine del 1994 e l'estate del '95.

Vedi: https://www.computerhistory.org/revolution/digital-logic/12/330/1580 (edizione 1996), https://www.computerhistory.org/collections/catalog/102674746 (edizione 1998),  http://archive.computerhistory.org/resources/access/text/2013/03/102677779-05-01-acc.pdf. 

Modulo della CPU di un mainframe Amdahl 470/V6 (1977). Il 470/V6, commercializzato a partire dal 1975, era un mainframe per applicazioni commerciali concepito per fare concorrenza ai sistemi IBM sfruttando una tecnologia più avanzata rispetto ad essi, sviluppata ed implementata da Fujitsu (infatti questi moduli circuitali sono stati utilizzati anche nel FACOM M-190 della stessa Fujitsu). Caratteristica del 470/V6 era quella di essere realizzato interamente con componenti LSI, in particolare gate array ECL Fujitsu MB11K che consentivano densità e velocità operative superiori a quelle del Sistema/370 di IBM (basato su tecnologia MST solo in parte a larga scala d'integrazione). Gli integrati che compongono la CPU del 470/V6 sono organizzati in particolari moduli circuitali detti Multi-Chip Carrier Board (MCC-B). Non si tratta in effetti di veri e propri moduli multichip nel senso comune bensì di schede a circuito stampato multistrato e connessioni punto-punto (vedi qui sotto) su ciascuna delle quali sono montati 42 integrati MB11K con la tecnica del montaggio superficiale. Ogni integrato è dotato di un proprio caratteristico dissipatore di calore che permette il raffreddamento ad aria forzata nonostante la produzione di calore sia superiore a quella di altri mainframe dell'epoca. Il circuito stampato dei moduli MCC è formato da 14 strati sovrapposti (4 di alimentazione e 10 di segnale). L'interconnessione tra i vari moduli avviene mediante appositi connettori, 8 per ogni modulo, ai quali sono collegati cavi micro-coassiali che trasportano i segnali da un modulo all'altro. Nella CPU infatti non viene impiegato un backplane nel vero senso della parola. All'interno della CPU i moduli sono organizzati in colonne che ne ospitano 2 o 3 su ciascun lato, come si può vedere qui: https://www.flickr.com/photos/44124348109@N01/5109451656. Qui è invece visibile un gate array MB11K, aperto, inserito in un fermacarte pubblicitario Amdahl. L'effetto visivo dello schieramento di 42 dissipatori di calore dorati è indubbiamente notevole ed infatti i moduli MCC, al di là della loro importanza per la storia dell'informatica,  sono oggetti da collezione molto ricercati dai collezionisti di vecchie CPU.

Retro del modulo MCC raffigurato sopra, che mostra il gran numero di connessioni discrete punto-punto che si aggiungono a quelle nel circuito stampato.

Scheda di mainframe Amdahl 5860 (1984), macchina uniprocessore appartenente alla famiglia 580, con gate array ECL Fujitsu ed un modulo SRAM (il componente a sinistra nella foto con 4 distinti dissipatori di calore). Si nota che tutti i componenti sono a montaggio superficiale. Anche in questi calcolatori, come nella precedente serie 470, le schede che formano la CPU sono realizzate con circuito stampato multistrato e connessioni punto a punto sul retro. Come le schede della serie 470 erano chiamate da Amdahl "Multi Chip Carrier" (MCC), evidenziando il fatto che si trattava di una tecnologia avanzata ed intermedia tra una "semplice" scheda a circuito stampato ed un modulo multichip vero e proprio. La Amdahl puntava molto, dal punto di vista commerciale, sulla superiorità tecnologica rispetto ai prodotti IBM. Quest'ultima all'epoca offriva, nella stessa fascia medio-alta dove si posizionavano le macchine Amdahl, la serie 4300 che era basata su integrati MST a minore densità. La somiglianza di questa scheda con i moduli IBM MST è solo apparente (il reticolo di punti di interconnessione nel circuito stampato) in quanto l'IBM, a differenza della Amdahl, non faceva uso nelle proprie macchine di componenti a montaggio superficiale.

Retro della scheda raffigurata sopra, protetto da una copertura in plastica trasparente. 

Fermacarte Amdahl con engineering sample di gate array ECL Fujitsu del tipo impiegato nei mainframe della serie 580 (1984/5).

Fermacarte con gate array del tipo usato nel mainframe Amdahl 470 V6.

Spilletta con chip Fujitsu/Amdahl (circa 1986).

Modulo logico di calcolatore CDC 7600, circa 1969. Il 7600 è stato l'ultimo ed il più avanzato supercomputer a transistor, prima dell'avvento delle macchine di terza generazione a circuiti integrati. Come il predecessore 6600 è stato progettato da Seymour Cray ed è l'ultima macchina concepita da quest'ultimo prima della fondazione della Cray Corporation. L'obiettivo progettuale del 7600 era di ottenere un miglioramento di 10 volte delle prestazioni rispetto al 6600 ed è stato ottenuto con una serie di accorgimenti e soluzioni, sia a livello di componentistica (utilizzo di transistor al silicio con elevate velocità di commutazione, impacchettamento dei moduli per minimizzare la lunghezza delle interconnessioni ed i relativi tempi di latenza) che di architettura (organizzazione del processore, pipelining, numero di unità operanti in parallelo) che hanno rappresentato nel complesso una pietra miliare dello sviluppo dei calcolatori elettronici. Alcune di esse sono tuttora implementate nei moderni processori RISC. La CPU del CDC 7600 funzionava a 36,5 MHz con un ciclo di clock di 27,5 ns, valori di assoluto livello per l'epoca (fine anni Sessanta). La velocità di elaborazione raggiungeva i 10 MFLOPS, con picchi di ben 36 MFLOPS, che rendevano la macchina più veloce del diretto concorrente IBM 360/195 che a sua volta deve essere considerato un ibrido tra seconda e terza generazione in quanto già faceva utilizzo di alcuni moduli a circuiti integrati. Da un punto di vista dell'architettura di sistema il CDC 7600 era una macchina RISC con istruzioni a 16 bit; tutte le operazioni in virgola mobile venivano eseguite da apposite unità ausiliarie, concettualmente paragonabili alle FPU dei moderni processori. L'impiego del clock a 36 MHz comportava un'elevata produzione di calore, nonostante l'utilizzo di transistor di ridotte dimensioni; per questo motivo, i moduli (del tipo di quello qui visibile) erano formati da pacchetti di 6 schede sovrapposte ed interconnesse con tecnica "cordwood", a loro volta racchiuse in contenitori in lega di alluminio che servivano per il raffreddamento a Freon (caratteristico anche delle prime macchine Cray). Come la gran parte dei calcolatori di seconda generazione, anche il CDC 7600, per quanto avanzato, faceva uso di nuclei magnetici sia nelle memorie principali (più lente) che nella cache e nei vari buffer (più piccoli e veloci). 

Vedi: https://en.wikipedia.org/wiki/CDC_7600, https://people.computing.clemson.edu/~mark/cdc7600.html 

Scheda della CPU di un supercomputer Cray 1, 1977, popolata da logica ECL Fairchild a basso livello di integrazione.

Scheda di memoria proveniente da un Cray 1/S (1981).

Gate array CMOS (10.000 porte logiche equivalenti, 4,2 ns) utilizzato nella CPU del supercomputer Cray Y-MP C90 (1990).

Vedi: https://en.wikipedia.org/wiki/Cray_C90, http://www.chipsetc.com/cray-research.html. 

Fermacarte pubblicitario con engineering sample di gate array ECL VLSI da 2.500 porte logiche NAND-equivalenti del tipo usato nel supercomputer Cray Y-MP (1988).

Vedi: https://en.wikipedia.org/wiki/Cray_Y-MP.

Fermacarte pubblicitario (1984) che mostra l'evoluzione delle EPROM Intel a partire dal primo modello commerciale del 1971, la 1702 da 2 kbit.

Modulo multichip della CPU di un mainframe Hitachi F7/MP5600 (1996).

"Hitachi announced the MP5800 processor as the successor to the M-88 in April 1995 and began shipping models in October 1995. Hitachi developed a new super-fast, highly integrated, low-power LSI topology called advanced CMOS-ECL (ACE), which united high-speed bipolar ECL and highly integrated CMOS circuitry. From this development, Hitachi built logic LSIs with 120,000 gates and 40 ps latency and internal logic RAM LSIs as large as 2.3 megabits with access times of 1 ns. By placing these circuits in high-density modules, Hitachi created the instruction processor in a module one-tenth the size of that on the M-880. This integration doubled the processing power of the previous model and allowed the new models to accept up to eight processors. [...] Hitachi announced the MP5600 processor as the successor to the M-860 in April 1996 and began shipping models in September 1996. With about double the performance of the M-860 and a multiprocessor architecture that could be expanded to as many as eight processors, the MP5600 processor series consisted of 12 models covering a range of about 18 times in performance capability. CMOS LSI technology was used exclusively, and CMOS LSI chips with up to 600,000 gates were used for main memory, extended memory, and I/O processors. The MP5600 processors were one-box systems that took up to 85 percent less space and used up to 90 percent less energy than the M-860. By adding the H-6710 high-speed coupling device, scalable systems could be created that supported parallel processing functions between as many as 32 central processing nodes (a CPU formed from multiple tightly-coupled processors).” (https://museum.ipsj.or.jp/en/computer/main/0093.html) 

Modulo multichip della CPU di un mainframe Hitachi HITAC M-220K (1983).

“The high-end models, the M-280H and M-260H, were based on technology developed for the M-200H, and they achieved higher levels of performance and functionality by using newly developed technology, such as world leading logic-in-memory, 4Kbit/7ns high-speed bipolar memory, 550/1500gate LSI and platters which increased the degree of integration to 18 levels. Due to their outstanding cost-performance, these models were exported in large numbers to Europe and the US, where they enjoyed an outstanding reputation. For scientific and engineering calculations, the M-280H was equipped with high-speed arithmetic mechanisms and a built-in array processor. […]The M-220X models, successors to the M-220H, were developed as computer systems to provide integrated office automation systems for the new media age. The four models — M-220DX, M-220HX, M-220KX, and M-220LX — were field upgradeable to more powerful machines at the installation site. This family offered improved reliability, a smaller footprint, and less power consumption due to the extensive use of LSI chips, including high-speed 1,500-gate LSI chips for the main logic circuits, CMOS gate-array LSI chips with 24,000-gates per chip that provided the peripheral control circuits with much faster speeds and dramatically less power consumption, and 256-kilobit DRAM chips for the main working memory. Space was also saved because a dedicated console was not needed.” (https://museum.ipsj.or.jp/en/computer/main/0054.html)   

12.10.2015 - Wafer da 4 pollici del 1986 con CPU Intel 80386 a 20 MHz e, a destra, due processori sempre a 20 MHz assemblati, di cui uno con il "lid" (copertura del chip) rimosso e nessuna sigla sul package (presumibilmente un ES, Engineering Sample). Il tutto proviene dalla collezione di un ex dipendente IBM.  La seconda riga della sigla, detta "FPO number", indica in sequenza il Paese di provenienza (in questo caso la I identifica un impianto di produzione Intel in Malesia, vedi), l'anno di produzione del quale è riportata l'ultima cifra (7 = 1987), la settimana (06, Febbraio) e l'identificazione del lotto al quale il pezzo appartiene. La lettera "A" prefissa alla sigla 80386 indica un componente in package PGA. Un oggetto simile è visibile qui: http://www.computerhistory.org/collections/catalog/102711298. Il wafer riprodotto qui è siglato "P446-2 80386BZ 36521980 22". Intel fabbricò inizialmente le CPU 386 su wafer da 4 pollici in quanto questi ultimi garantivano una più alta resa produttiva rispetto a quelli da 6 pollici, maggiormente affetti da imperfezioni. Il processore 80386 è storicamente importante per una serie di ragioni: 1) è stato la prima CPU a 32 bit ad essere prodotta e venduta in quantità dalla Intel (il precedente progetto iAPX432 non ha avuto una vera e propria diffusione commerciale); 2) è stato la prima CPU prodotta da Intel in single-sourcing, contribuendo così in modo fondamentale alle fortune dell'Intel stessa, nonché uno dei primi processori avanzati ad essere fabbricati secondo questa filosofia; 3) è stato la CPU del primo PC a 32 bit, il Compaq 386 PC. Le CPU dell'immagine potrebbero far parte di un lotto affetto dal bug della moltiplicazione a 32 bit (vedi: https://www.cs.earlham.edu/~dusko/cs63/prepentium.html). Come abbiamo detto, Compaq è stata il primo produttore a sviluppare e commercializzare un personal computer con processore Intel a 32 bit, introducendo così la prima grande innovazione tecnologica nel mondo PC dopo l'epoca dei 16 bit. E' significativo in particolare che questo avanzamento sia venuto da un fabbricante "terzo" rispetto ad IBM, il che ha di fatto legittimato l'industria dei cloni e nel contempo ridotto l'importanza dell'IBM stessa nel settore dei personal computer. IBM scelse di non introdurre subito, cioè nel 1985, un PC con CPU 386 in quanto era titolare del diritto di fabbricare nei propri impianti (sia pure con maschere Intel) i processori 80286 e desiderava quindi sfruttare per qualche anno ancora questa possibilità, ritenendo fra l'altro che un processore a 32 bit fosse sovradimensionato rispetto alle esigenze dell'utente medio dell'epoca e del software, ancora in massima parte a 16 bit. Il primo personal IBM con CPU 386 è stato invece il PS/2 Modello 80. Intel decise di fabbricare in esclusiva i processori 386, tuttavia concesse alla IBM -cui era legata da importanti accordi di collaborazione- di assemblare i chip in package proprietari.

Copertina della rivista PC Tech Journal, Febbraio 1987, dedicata alla CPU 80386. Il "PC Tech Journal" (vedi) era una pubblicazione (prima bimestrale, poi mensile) derivata dalla più nota rivista PC Magazine, con un taglio più tecnico e dedicata principalmente a sistemisti e programmatori. E' stata pubblicata dal Luglio 1983 all'Aprile 1989. 

Vedi: http://www.os2museum.com/wp/pc-tech-journal/. 

Numero del Dr. Dobb's Journal dedicato allo stesso argomento (Ottobre 1986).

6.5.2015 - Scheda CPU per Compaq Deskpro 386/33M con processore Intel 386DX a 33 MHz, cache controller 82385-33, 64 KB di cache write-through (a destra, 4 chip di SRAM Toshiba) e FPU -anche nota come "coprocessore matematico"- IIT 3C87-33. In basso al centro lo zoccolo, vuoto, per la FPU Weitek (es. 1167, che poteva essere installata congiuntamente al 387). I 386 marchiati con la sigla aggiuntiva "IV" erano fabbricati da Intel con processo CMOS-IV, un miglioramento del precedente CMOS-III. La FPU IIT 3C87 venne introdotta nel 1989, più o meno assieme alla concorrente Cyrix 83D87. Al pari di quest'ultima era più veloce del corrispondente coprocessore Intel 80387DX funzionante alla stessa frequenza e, in più, offriva funzioni specifiche non implementate nella FPU Intel. Alcune di queste, in particolare quella di moltiplicazione diretta di una matrice 4x4 per un vettore 4x1, erano particolarmente utili ai programmi di CAD che potevano trarre da esse benefici in termini di velocità di esecuzione. La 3C87 era fabbricata con processo CMOS a 1,20 micron ed assorbiva solamente 600 mW. A differenza dell'Intel 80387 essa, come d'altra parte le FPU Cyrix, Chips & Technology ed ULSI, non poteva funzionare in modalità asincrona ma solamente alla medesima frequenza della CPU. E' stata commercializzata nelle versioni a 16, 20, 25, 33 e 40 MHz. La serie "Deskpro M" di Compaq era una famiglia di macchine x86 particolarmente avanzata per l'epoca in cui venne introdotta; era realizzata con gli obiettivi primari della modularità (sia il processore che la RAM erano contenuti in schede separate dalla motherboard) e dell'espandibilità: la medesima scheda madre poteva accogliere CPU 386DX e 486DX, a seconda del modello di macchina e della fascia di prezzo. I Deskpro M sono stati tra i primi sistemi EISA di successo, nonostante il costo mediamente elevato. Queste macchine facevano largo uso di ASIC VLSI per minimizzare il numero di componenti necessari. I modelli di fascia alta venivano spesso impiegati come server per reti Novell Netware.

Dettaglio di un tagliacarte promozionale Intel contenente 4 diversi chip. Proviene dall' Intel Development Centre di Haifa (Israele).

Scheda CPU di server Siemens Nixdorf Primergy 350 (1993) con processore Pentium P54 a 60 MHz. 

Pubblicazione Intel di grande formato commemorativa dei 25 anni dalla commercializzazione del primo microprocessore, il 4004 (1996).

Wafer di CPU Intel 80486DX/2 "blue taped", cioè collocato su un fondo plastico adesivo di colore azzurro per la separazione dei singoli chip. In questo caso il taglio è già avvenuto. Il wafer proviene da una "fab" israeliana (Haifa, probabilmente).

Dettaglio di un chip 486DX/2 proveniente dal wafer di cui sopra (scansione a 2.400 dpi).

Wafer completo di CPU Intel i960MX, versione originale del processore 80960 prodotta soltanto per impieghi militari/aerospaziali con specifiche ambientali estese. La sua controparte commerciale, architetturalmente equivalente ma con molte funzioni non documentate nella manualistica ufficiale e diversi pin non connessi, è l'i960MC. Le versioni MX ed MC sono considerate le uniche ad aver implementato completamente, in tutti gli aspetti architetturali, l'originario progetto di processore BiiN dal quale è nato l'i960. Sono entrambe caratterizzate da elevate dimensioni del die rispetto a quelle dei processori 960 più comuni. La differenza di dimensioni è ben visibile confrontando questa foto con la precedente, tenuto conto che la scala è la medesima.

In 1984, Intel and Siemens started a joint project, ultimately called BiiN, to create a high-end, fault-tolerant, object-oriented computer system programmed entirely in Ada. Many of the original i432 team members joined this project, though a new lead architect, Glenford Myers, was brought in from IBM. The intended market for the BiiN systems were high-reliability computer users such as banks, industrial systems, and nuclear power plants. Intel's major contribution to the BiiN system was a new processor design, influenced by the protected-memory concepts from the i432. The new design was to include a number of features to improve performance and avoid problems that had led to the downfall of the i432. The first 960 processors (i960MX/MC) entered the final stages of design, known as taping-out, in October 1985 and were sent to manufacturing that month, with the first working chips arriving in late 1985 and early 1986. The BiiN effort eventually failed, due to market forces, and the 960MX was left without a use. Myers attempted to save the design by outlining several subsets of the full capability architecture created for the BiiN system. He tried to convince Intel management to market the i960 (then still known as the "P7") as a general-purpose processor, both in place of the Intel 80286 and i386 (which taped-out the same month as the first i960), as well as the emerging RISC market for Unix systems, including a pitch to Steve Jobs for use in the NeXT system. Competition within and outside of Intel came not only from the i386 camp but also from the i860 processor, yet another RISC processor design emerging within Intel at the time. Myers was unsuccessful at convincing Intel management to support the i960 as a general-purpose or Unix processor, but the chip found a ready market in early high-performance 32-bit embedded systems. The lead architect of i960 was superscalarity specialist Fred Pollack who was also the lead engineer of Intel iAPX 432 and the lead architect of the i686 chip Pentium Pro. […] To avoid the performance issues that plagued the i432, the central i960 instruction-set architecture was a RISC design, which was only implemented in full in the i960MX. […] The "full" i960MX was never released for the non-military market, but the otherwise identical i960MC was used in high-end embedded applications. The i960MC included all of the features of the original BiiN system, but these were simply not mentioned in the literature, leading many to wonder why the i960MC was so large and had so many pins labeled "no connect". (da: https://en.wikipedia.org/wiki/Intel_i960 con modifiche personali).

Scheda di avionica (processore di dati radar) con CPU RISC Intel i960KB -versione del KA con FPU-  a 25 MHz e vari componenti di supporto (1999).

Engineering sample di CPU Intel i960HD-66 su ICE (In-Circuit Emulator) di Applied Microsystems (1996). L'i960HD è una CPU superscalare della famiglia Intel 960 che può eseguire 2 istruzioni per ciclo di clock, corrispondenti a 132 MIPS teorici a 66 MHz; è dotato di FPU ed MMU integrate.  

Portachiavi contenente il chip di un microprocessore AMD Am486DX-40. Questa CPU è stata introdotta nell'Aprile 1993 come concorrente a basso costo (da qui il motto "microprocessore per le masse") dell'Intel 486DX-33, all'epoca diffuso nei PC di fascia bassa in quanto più economico dei 486DX/2 a 50 e 66 MHz. E' dotata di 8 KB di cache write-through e la frequenza di bus (FSB) è la medesima del processore, 40 MHz.

26.4.2016 - Wafer completo di processori AMD Am486DX4-100. I die sono identici a questo: https://commons.wikimedia.org/wiki/File:AMD_80486DX4_die.JPG. Alternate alle file delle CPU vere e proprie ci sono serie di componenti utilizzati per il test del processo produttivo. Il 486DX4-100 è stato introdotto da AMD nel 1995 per competere con i Pentium di fascia bassa; integra 8 KB di cache di primo livello unificata Write-Through ed ha un Front-Side Bus (FSB) a 33 MHz. L'alimentazione è a tensione singola ( 3 V). La frequenza di clock consentiva a queste CPU, in particolare ai modelli a 100 e 120 MHz (ne è stata prodotta anche una versione a 75 MHz) di raggiungere prestazioni superiori, nelle comuni applicazioni da ufficio a 16 e 32 bit, ai processori Pentium a 60 e 66 MHz. La velocità in virgola mobile rimaneva invece nettamente inferiore. Le CPU Intel 486DX4 offrivano prestazioni simili, sia pure con una cache doppia (16 KB), ma a parità di clock costavano sensibilmente più delle controparti AMD. Ad esempio un Am486DX4-100 veniva commercializzato nel 1995 allo stesso prezzo di un Intel DX2-66.

Chip di processore AMD K5 (1995/6), versione SSA/5 con clock interno a 100 MHz e Front Side Bus a 66 MHz.  Il K5 è stato il primo processore x86 interamente sviluppato e prodotto internamente da AMD. E' stato commercializzato a partire dal 1996 come concorrente dell'Intel Pentium. Benché basato su un'architettura interna di derivazione RISC più avanzata di quella del rivale Pentium e più simile a quella di sesta generazione (P6) del Pentium Pro (esecuzione speculativa, superscalarità, esecuzione fuori ordine, maggior numero di unità di calcolo operanti in parallelo), il K5 soffriva la limitata frequenza di clock e le scarse prestazioni in virgola mobile.  Per questo motivo, pur essendo sotto molti aspetti migliore del contemporaneo Cyrix 6x86, ha avuto poco successo commerciale a differenza di altre CPU prodotte da AMD (Am486, K6, Athlon). Il chip contiene 4,3 milioni di transistor ed è fabbricato con processo CMOS a 500 nm (350 nelle versioni più recenti, i cui chip sono sensibilmente più piccoli di questo).

Wafer di CPU Cyrix 6x86MX o M2 (1997). Questo processore è un'evoluzione del precedente modello 6x86/M1 rispetto al quale ha cache più ampie (64 KB contro 8), una migliore compatibilità con le CPU Pentium e Pentium Pro ed un set di istruzioni "multimediali" (EMMI) compatibili con le MMX di Intel. Come il predecessore, però, il 6x86MX ha sofferto particolarmente la debolezza dell'unità in virgola mobile nei confronti di quelle dei rivali Intel ed AMD. Cyrix preferì puntare sull'efficienza e la velocità di esecuzione delle istruzioni "intere", compiendo il grave errore strategico di sottovalutare l'importanza di avere una FPU veloce nel momento in cui cominciavano a diffondersi programmi multimediali e giochi che la richiedevano. Un ulteriore limite del M.II, come già del M.I, era la ridotta scalabilità  del processo di fabbricazione che impediva di innalzare le frequenze operative oltre i 200 MHz. Per il resto le CPU 6x86/6x86MX reggevano tranquillamente il confronto con le rivali Intel ed AMD nelle comuni applicazioni da ufficio, e per questo motivo hanno avuto una certa diffusione alla fine degli anni Novanta nei PC economici di fascia bassa, anche per merito del loro basso consumo. Il 6x86MX integra circa 4,5 milioni di transistor ed è fabbricato con processo a 500 nanometri.

Wafer da 8 pollici con processori Intel Pentium P54CS (1995). La CPU P54CS è un'evoluzione della P54C (80502), talvolta chiamata anche "Pentium S". Al pari di quest'ultima lavora con alimentazione singola a 3,3 Volt contro i 5 V delle prime versioni del Pentium (P5 o 80501), il che consente un risparmio di energia nell'ordine del 50%. Le frequenze di lavoro vanno da 133 a 200 MHz (laddove i processori P54C operano nella fascia 75-100 MHz). Il processo di fabbricazione è BiCMOS a 0,35 micrometri con 4 livelli di interconnessione; la CPU contiene in totale circa 3,3 milioni di transistor ed ha una superficie di 90 millimetri quadrati.. La maggiore complessità dei Pentium P54C e P54CS rispetto agli 80502 originali (3,1 milioni) è dovuta alla presenza di alcune modifiche ed aggiunte rese necessarie dal fatto che il processore opera ad una frequenza interna multipla di quella di bus. Il Pentium P54CS a 133 MHz è stato il primo processore commerciale fabbricato con processo BiCMOS a 0,35 micron. L'organizzazione del chip è sostanzialmente identica a quella dei processori P54C, che hanno un'area maggiore (163 millimetri quadrati) in quanto fabbricati con procedimento a 0,50 micron. Una microfotografia dettagliata del chip P54C è visibile qui.Wafer come quello visibile qui venivano venduti da Intel ai visitatori degli impianti di produzione (in gergo "fab") negli Stati Uniti ed in Israele. Si tratta in genere di esemplari scartati perché difettosi. Una parte dei chip non utilizzabili (che possono essere dovuti a svariate cause, ad es. imperfetto allineamento delle maschere o impurità locali nel wafer) veniva "convertita" in gadget di vario tipo (spille, fermacarte, portachiavi, perfino orecchini). Il wafer della foto è incollato su di un supporto di plastica trasparente dal quale credo sia impossibile rimuoverlo senza romperlo.

Vedi: https://www.flickr.com/photos/97377381@N03/9163028156/in/album-72157634094135040/ (immagine ad alta risoluzione del chip).

Wafer da 8 pollici con CPU Intel Pentium MMX (1997). Faceva parte, molto probabilmente, di un kit educativo "Journey Inside the Computer" (vedi: https://www.computerhistory.org/collections/catalog/102662439), del quale esistono più versioni con CPU diverse. 

Wafer da 8 pollici contenente CPU Intel Pentium 4 a 1,5 GHz, core Willamette a 180 nm (2000). Credo manchi il livello di metallizzazione superiore. Questa è stata la prima CPU con architettura Netburst commercializzata da Intel. Già in questa immagine, e poi più chiaramente nella successiva, sono visibili le cache da 512 KB (i quadratini chiari sovrapposti) e la trace cache (il piccolo rettangolo chiaro). Inizialmente i Pentium 4 richiedevano costose memorie RDRAM a 400 MHz; successivamente, nel 2001, con l'introduzione del chipset i845 divenne possibile impiegare le più diffuse ed economiche SDRAM a 133 MHz. I core Willamette e Northwood hanno un Front-Side Bus (FSB) a 64 bit e 100 MHz che accoppiato al chipset i850 offre una banda di memoria di 3,2 GB/s. La possibilità di impiegare memorie SDRAM fece aumentare significativamente le vendite dei Pentium 4 nel settore dei PC di fascia media e medio/bassa. L'architettura Netburst venne sviluppata alla fine degli anni Novanta quando sembrava che la strada per incrementare le prestazioni dei processori fosse l'aumento della frequenza anziché del parallelismo. Intel prevedeva di "spingerla" fino a 10 GHz quando, in realtà, il limite tecnologico effettivo di frequenza è di circa 5 GHz (il Pentium 4 a maggiore frequenza mai prodotto funzionava a 3,8 GHz). Proprio per trarre vantaggio dalle elevate frequenze di lavoro le CPU Netburst sono caratterizzate da una pipeline molto lunga, inizialmente a 20 stadi diventati poi 31, che dà luogo a notevoli penalizzazioni in caso di errata predizione delle destinazioni delle istruzioni di salto.La trace cache, più precisamente Execution Trace Cache, memorizza le micro-operazioni già decodificate e serve proprio a ridurre il più possibile gli errori di predizione. Altra caratteristica dei processori con architettura Netburst è che la ALU opera ad una frequenza doppia rispetto al resto della CPU, il che consente di compensare lo svantaggio del minor numero di istruzioni eseguite per ciclo che si ha rispetto alle CPU di classe P6. Nel 2002 si aggiunse l'HyperThreading, denominazione data da Intel all'implementazione in questa classe di CPU del multithreading simultaneo (SMT). In rapporto alla frequenza di lavoro le prestazioni dei processori con architettura Netburst non sono molto elevate, tanto che a parità di frequenza esse risultano inferiori a quelle delle CPU P6 (ad esempio il Pentium III).

Dettaglio di una singola CPU presente nel wafer visibile sopra (scansione a 2.400 dpi). Il core Willamette, fabbricato con processo a 180 nm, contiene circa 42 milioni di transistor. L'area del chip è di 217 millimetri quadrati. In questa pagina è disponibile un'immagine più dettagliata ottenuta tramite microscopio e si può vedere un wafer di processori con core Northwood a 130 nm.

Descrizione annotata del core Willamette rilasciata da Intel all'Intel Developers Forum del 2000.

Piccolo fermacarte contenente una CPU Intel Pentium 4 con core Prescott a 3 GHz.

Engineering sample di Network Processor Intel IXP2350 (2004), a sinistra, e IXP2805 (2005),  a destra.Si tratta di processori dedicati alle applicazioni di rete, che possono essere ad esempio utilizzati come "motori" di switch, router, firewall o crittografia. Il 2350 è basato su 4 core XScale a 32 bit/900 MHz, multithreaded, mentre il 2805 contiene 16 core MIPS-64 funzionanti a 1,4 GHz.

Vedi: https://www.datasheets.com/en/part-details/ixp2350-intel-19828039 (IXP2350), https://www.researchgate.net/figure/The-Intel-IXP-2805-From-34_fig5_224105799. 

Engineering sample di Memory Controller Intel 82467GX (2000), parte del chipset 460GX per sistemi SMP basati su CPU Xeon.

11.2.2016 - Wafer completo di microprocessori MIPS R4000 a 150 MHz. Questa CPU, annunciata nell'Ottobre 1991, è stato uno dei primi microprocessori commerciali a 64 bit. L'R4000 è un microprocessore scalare super-pipelined con pipeline a 8 stadi ed unità in virgola mobile (FPU) integrata. Contiene circa 1,2 milioni di transistor ed è fabbricato solitamente con processo CMOS a 2 livelli di metallizzazione. La  sua complessità è quindi paragonabile a quella del 486DX. Alcuni produttori hanno realizzato versioni a 0,8 micron. E' stato commercializzato in tre distinte versioni: la PC per sistemi entry level, senza supporto per la cache esterna di secondo livello (package PGA-179), la SC con supporto per la cache L2 ma non per le configurazioni SMP e la MC che supporta anche queste ultime. Sia la versione SC che la MC sono contenute in package PGA-447; alcuni piedini sono tuttavia utilizzati solamente nella MC in quanto portano i segnali relativi al controllo di coerenza della cache. La CPU R4000 fa uso di indirizzi virtuali a 64 bit, dei quali in effetti ne sono però utilizzati solamente 40 per un'ampiezza dello spazio di indirizzamento virtuale di 1 TB; gli indirizzi fisici sono invece a 36 bit (possono essere indirizzati quindi 64 GB di memoria fisica). La cache di primo livello, integrata e separata tra dati ed istruzioni, è ampia 8+8 KB; quella di secondo livello (esterna) può avere invece una capacità compresa tra 128 KB e 2 MB complessivi. L'R4000 ha un bus di sistema a 64 bit, di tipo multiplexed (le medesime linee sono utilizzate sia per i dati che per gli indirizzi) per ridurre il numero di collegamenti necessari pur a costo di una minore banda utile. Questo bus è denominato SysAD e può funzionare a metà, un terzo oppure un quarto della frequenza di clock della CPU. Storicamente il MIPS R4000 è importante perché era stato scelto, all'inizio degli anni Novanta, come CPU-modello dell'ACE (Advanced Computing Environment), lo standard industriale che nelle intenzioni dei proponenti avrebbe dovuto costituire una piattaforma RISC unificata capace di rimpiazzare nel medio termine le architetture CISC dominanti quali la x86/IA-32 (rappresentata all'epoca dal 386 e dal 486) e la Motorola 68K (68030/040). Le specifiche tecniche dell'ACE vennero sviluppate da un variegato consorzio di produttori (Compaq, Microsoft, DEC, SCO, MIPS) formatosi nel 1991. All'epoca era diffusa la convinzione che entro la metà degli anni Novanta le CPU RISC avrebbero soppiantato le x86 nei PC e nelle workstation tecniche di fascia medio/alta; si pensava anche che Windows NT (originariamente noto come OS/2 3.0) e la versione SCO di Unix, equipaggiata con Open Desktop, sarebbero presto diventati i due sistemi operativi di riferimento per tale classe di macchine. Il consorzio fu costituito proprio con l'intento di diffondere queste tecnologie, offrendo così un'alternativa praticabile ed economicamente conveniente alla piattaforma "Wintel" a 32 bit, ma ebbe vita breve a causa sia di contrasti tecnici e commerciali tra i fondatori sia dell'arrivo sul mercato tra il 1992 ed il 1993 di CPU x86 più potenti quali il Pentium ed il 486DX-2, che ridussero il vantaggio competitivo dei RISC funzionanti a frequenze comprese tra 120 e 150 MHz. Il principale prodotto dell'iniziativa ACE furono le specifiche ARC (Advanced RISC Computing), inizialmente pensate per un'architettura standard basata su CPU MIPS R4000. Benché non sia mai stato sviluppato e commercializzato nessun sistema pienamente rispondente a queste specifiche, la loro eredità è stata lunga ed influente dal momento che, ad esempio, tutti i sistemi operativi di classe NT fino all'avvento di Windows Vista nel 2006 hanno impiegato proprio le convenzioni definite in ambito ARC per l'identificazione delle unità disco di avvio e di altri elementi hardware. Queste stesse convenzioni furono adottate anche sui sistemi SGI con CPU MIPS e sistema operativo IRIX 6.1 o più recente (Indigo2, Indy...) nonché su workstation di altri produttori basate sempre su processori MIPS e, successivamente, anche PowerPC ed Alpha. Ricordiamo con l'occasione che Windows NT è stato sviluppato non solo per la piattaforma IA-32 ma anche per MIPS, Alpha e PowerPC. Nelle intenzioni iniziali anche Windows 2000 (NT 5.0) avrebbe dovuto supportare l'architettura Alpha. Il consorzio ACE ha rappresentato una delle "alleanze" cooperative tra produttori di hardware sorte con l'intento di contrastare lo strapotere dell'accoppiata Microsoft Windows + processori Intel x86 (Wintel); un'altra, più nota, è stata la "AIM Alliance" alla quale hanno partecipato Motorola, IBM ed Apple.

Wafer di CPU MIPS R3000A, utilizzate fra l'altro nella PlayStation originale di Sony.

CPU MIPS R4400-SC, evoluzione della R4000, fabbricata da IDT (1993).

Wafer da 3,5 pollici di integrati MOS risalente ai primi anni Ottanta.

Espositore didattico in plexiglass, di provenienza sconosciuta, contenente diversi tipi di integrati (principalmente Fairchild e Ferranti), 4 wafer di diverso diametro ed una maschera fotolitografica (in alto a destra). Tutti i componenti risalgono ai primi anni Ottanta. I due integrati in basso a destra, in package CLCC di colore bianco, sembrano essere gate array. Quello più a sinistra è fabbricato da Fairchild. Immediatamente sopra, alcuni esempi di ULA (gate array) Ferranti datati 1981 e 1982.

Dettaglio dei 4 wafer e di parte della maschera fotolitografica visibili nell'immagine precedente.

Un altro espositore didattico in plexiglass che contiene a sinistra un substrato ceramico per modulo multichip (non è riconoscibile il fabbricante) e, a destra, un contenitore di die cioè di integrati finiti e separati l'uno dall'altro mediante il taglio del wafer ma ancora da inserire nei rispettivi package.

Maschera fotolitografica Signetics (inizio anni Ottanta) per la fabbricazione di memorie ROM.

Scheda con CPU Texas Instruments TMS9900JDL a 3 MHz (vedi: https://en.wikipedia.org/wiki/Texas_Instruments_TMS9900). La configurazione di sistema è tipica, con quarzo a 48 MHz, generatore di clock TIM9904 e Programmable System Interface TMS9901NL (a sinistra).

Altro esempio di scheda con microprocessore Texas Instruments TMS9900 (1983).

26.4.2016 - Cartolina promozionale Motorola contenente il die di un processore MC68000 accanto a una microfotografia dello stesso. Questa CPU a 16/32 bit, introdotta nel 1979, è stata tra i processori in assoluto più popolari. E' la capostipite della famiglia m68K che a distanza di circa 36 anni dalla sua introduzione viene ancora utilizzata in molte applicazioni. Il 68000 è stato utilizzato in molte macchine diffusissime come ad esempio l'Apple Macintosh, la workstation Sun-1 ed i Commodore Amiga 2000, 1000, 600 e 500.

Dettaglio di una scheda VME proveniente da un computer di controllo del Goddard Space Flight Center (GSFC) della NASA, 1994, con 3 daughterboard ciascuna equipaggiata con una CPU a 32 bit Motorola 68040RC a 33 MHz, 2 MB di DRAM locale ed un ASIC di supporto ed interfaccia. La scheda è siglata "Command Processor" ed è probabilmente un processore fault-tolerant ridondante. Il 68040, o semplicemente "040" come è spesso chiamato, è stato un fortunato e diffusissimo membro della famiglia Motorola 68K; introdotto nel 1990, rappresenta l'evoluzione del 68030 ed è stato a sua volta seguito dal meno popolare 68060. Il 68040 rappresenta storicamente la prima CPU 68K con FPU ed MMU integrate; in questo era concettualmente simile al concorrente diretto Intel 80486DX rispetto al quale integrava circa il medesimo numero di transistor (1,2 milioni) pur essendo significativamente più veloce a parità di frequenza di clock. E' stato utilizzato come CPU in molti diversi modelli di personal computer (Apple Macintosh Quadra, Centris, Performa, PowerBook, Commore Amiga 4000), workstation (Apollo 3500, HP 9000/400, NeXTcube, NeXTstation), server ed apparati di rete (Cisco Supervisor Engine I). Il GSFC, fondato nel 1959, è uno dei più importanti centri di ricerca e sviluppo della NASA nonché uno tra i maggiori laboratori degli Stati Uniti (vi lavorano circa 10.000 persone tra scienziati, tecnici, impiegati e dirigenti).

Scheda CPU di server Unix SMP Bull Escala con processore IBM PowePC 604e a 225 MHz.

  Questa scheda è la versione militare della Mercury MCV6 e monta 4 CPU Motorola PowerPC G4 (Motorola 7400). 

1.9.2015 - Scheda VME SkyFalcon di Sky Computer (1997) con 4 CPU Intel i860XR a 40 MHz.Il processore di controllo è invece un i960CA a 25 MHz. Questa scheda è un esempio di "processing platform" ("piattaforma di calcolo") in virgola mobile per applicazioni di elaborazione digitale dei segnali (DSP), elaborazione di immagini, grafica computerizzata. La schiera di 4 CPU potrebbe fornire una capacità di calcolo teorica di circa 160 MFLOPS (40 per processore); in realtà, le prestazioni effettive dei sistemi basati su i860 sono state seriamente limitate dalla forte dipendenza dalla qualità del compilatore, dalla difficile ottimizzazione del codice macchina e da alcuni pesanti limiti architetturali (in particolare la lentezza nel context switching e nella gestione delle interruzioni, entrambi aspetti fondamentali per una moderna CPU di uso generale). La versione XR (N10) fabbricata con processo CMOS a 1 micron è stata la prima ad essere commercializzata nel Novembre 1989, seguita dalla più performante XP (N11) alla metà del 1990, che era invece prodotta con un più avanzato processo CHMOS a 0,8 micron ed implementava un certo numero miglioramenti (cache più ampie, supporto per la cache esterna di secondo livello, bus di sistema più veloce, supporto per il controllo di coerenza della cache nei sistemi multiprocessore) potendo fra l'altro operare a maggiori frequenze di clock, fino a 50 MHz. Come descritto più in dettaglio in questa pagina del sito, la CPU 80860 -presentata più o meno in corrispondenza con l'80486DX, rispetto al quale contiene all'incirca lo stesso numero di transistor, 1,2 milioni- era contraddistinta da alcuni aspetti esclusivi presenti in nessun altro microprocessore commerciale dell'epoca: primi tra tutti la possibilità di eseguire fino a tre istruzioni per ciclo di clock e una micro-architettura di tipo VLIW (Very Long Instruction Word). Storicamente inoltre l'i860 è importante perché, pur non essendo stato la prima CPU RISC messa in commercio da Intel (titolo che per pochi mesi spetta all'i960, all'epoca passato in secondo piano), rappresenta il primo vero progetto di un'ISA alternativa alla x86 sviluppato dalla stessa Intel dopo lo sfortunato tentativo fatto nel 1982 con l'i432. L'i860, che in effetti è un processore a 32 bit con FPU a 64 bit, ha conosciuto un successo commerciale modesto e comunque molto inferiore alle aspettative del produttore: a causa dei difetti di cui si è accennato sopra non si è mai affermato né come CPU per workstation né come processore embedded, ruolo quest'ultimo nel quale ha largamente prevalso il fortunatissimo Intel i960. A parte i supercomputer a parallelismo massiccio iPSC/860 ed Intel Paragon XP/S l'i860 ha trovato applicazione soprattutto nel campo dei processori per elaborazioni numeriche intensive (grafica, DSP, telecomunicazioni), oltre che in un certo numero di schede acceleratrici per varie piattaforme hardware diffusesi soprattutto negli Stati Uniti all'inizio degli anni Novanta. Tra le schede più conosciute basate su Intel i860 ricordiamo la Geometry Engine GE10 per le workstation Silicon Graphics Onyx e le schede VME Mercury e Sky Computer. Ricordiamo anche due particolari schede madri per PC che montano fianco a fianco un 486DX ed un 80860, ovvero la Hauppauge 4860 (vedi questa pagina del mio sito, oppure qui) e l'Olivetti CP486.

Gate array CMOS di LSI Logic appartenente alla famiglia EPIC-90 da 9.000 gate, 1994.

27.5.2016 - A sinistra una CPU National Semiconductor NS32532 a 25 MHz (al suo fianco un ASIC di supporto per la stessa). Si tratta di uno dei membri più recenti della famiglia National NS32000, introdotta nel 1982 e generalmente considerata come la prima serie commerciale di microprocessori a 32 bit apparsa sul mercato. Il 32532 venne presentato all'inizio del 1987; funzionava alle frequenze di 20, 25 e 30 MHz e rappresentava una radicale revisione della microarchitettura dei predecessori, con una pipeline a 5 stadi e cache di primo livello ed MMU integrate. A parità di frequenza di clock le prestazioni risultavano nettamente superiori a quelle dei concorrenti CISC (Intel i386, Motorola 68030) e paragonabili a quelle delle prime CPU RISC commerciali (AMD 29000, Motorola 88000). Questa CPU esiste anche in una versione "ridotta" (32GX532) usata come microcontroller in alcuni modelli di stampanti laser ed apparati di rete. E' storicamente interessante in quanto venne scelta nel 1989 come processore del progetto PC532, uno dei pochi progetti di pubblico dominio di hardware per pesonal computer giunti fino alla realizzazione di macchine (sia pure in numero limitato) effettivamente funzionanti, in questo caso con sistema operativo Minix o NetBSD. Il 32532 rappresenta l'ultimo membro della famiglia NS32000 in quanto il successore designato (32732) non è mai entrato in produzione. E' stato impiegato in alcuni server paralleli fault-tolerant come i Siemens MX300 ed MX500 basati su un'architettura sviluppata da Sequent ed equipaggiati con un massimo di 8 processori. Le versioni più recenti di entrambe le macchine utilizzavano invece processori Intel 486. Il chip visibile qui proviene da una macchina MX300.

Vedi: https://stuff.mit.edu/afs/sipb/contrib/doc/specs/ic/cpu/ns32532.pdf. 

5.9.2016 - CPU AMD Am29030 a 25 MHz (1995). Il 29030 era processore RISC a 32 bit facente facente parte della famiglia AMD 29K; rispetto al 29000 aveva solo due bus anziché tre (per indirizzi, dati ed istruzioni) ed includeva 8 KB di cache dati.

Engineering Sample di microcontroller RISC a 32 bit ad elevata integrazione AMD Am29240 in package PQFP-196, basato sulla microarchitettura della famiglia 29K e derivato dalla CPU 29040.

Integrati Intel in package non finiti (scartati).

Scheda con CPU RISC Motorola MC88100 a 25 MHz, appartenente alla famiglia 88K (vedi: https://en.wikipedia.org/wiki/Motorola_88100), evoluzione dell'originario 88000, e 2 MMU/controller di cache MC88200.

Scheda SAIC Delta-2 (1990, "SAIC" è l'acronimo di Science Applications International Corp.) sulla quale sono montati un moltiplicatore hardware in virgola mobile BIT (Bipolar Integrated Technologies) B2110 ed una ALU in virgola mobile B2120, entrambi fabbricati con tecnologia bipolare ed in grado di operare con un ciclo macchina di 100 ns. I due integrati formano un'architettura di processore di tipo Harvard con pipeline a tre stadi, che offre una prestazione di picco pari a circa 22 MFLOPS. Sulla scheda trovano posto anche 12 MB di memoria RAM locale. La Delta-2 (una scheda ISA che può essere montata su ordinari personal computer con processore 386 o 486 a 20/25 MHz) appartiene alla categoria dei cosiddetti "Neural Network Accelerators" e veniva utilizzata principalmente nella simulazione di reti neurali, come descritto ad esempio qui, facendo uso di software e linguaggi specializzati quali ANSIM ed ANSPEC (vedi). Questo esemplare proviene dall'Università di Lubiana. La coppia moltiplicatore/ALU B2110/B2120 è stata impiegata anche per realizzare l'unità in virgola mobile in alcune delle prime CPU HP PA-RISC (ad esempio la NS-2).

The SAIC Delta Neurocomputer was designed to provide the fastest possible neural network simulation speeds coupled with a general purpose architecture that could be applied to a wide range of applications. This required several architectural innovations in addition to the use of state of the art digital design and board layout and packaging techniques. The design incorporated an ultra-high-speed floating point chip set capable of both 32- and 64-bit floating-point and integer calculations. The chip set was embedded in a multistage pipeline architecture with many parallel data paths to minimize operand fetch and store times. Delta memory was designed to make use of 1 megabit DRAMs operating in static column mode for a very large (12 megabyte) and very fast (55 ns) memory for weights, activations, and programs. With this architecture the Delta can simultaneously fetch 2 floating point operands, multiply the last pair fetched, and accumulate the previous product for bursts of 1024 operands at 91 ns each. The Delta was targeted for the desktop simulation market with optional expansion into the multiprocessing arena. (https://www.researchgate.net/publication/255063399_The_SAIC_delta_neurocomputer_architecture)

Vedi: https://commons.wikimedia.org/wiki/File:BIT_B2110_die.jpg.

La ALU B2120 è descritta brevemente qui: http://www.cpushack.com/tag/alu/. 

Scheda VME HNC SNAP (SIMD Numerical Array Processor), 1993, un processore SIMD per la simulazione di reti neurali scalabile fino a 256 elementi di calcolo ed adattabile anche ad altre applicazioni di calcolo parallelo (calcoli matriciali, elaborazione di immagini, FFT...). HNC è la sigla di Hecht-Nielsen Neurocomputers. La massima velocità di calcolo era di circa 2,56 GFLOPS. Gli ASIC sono gate array LSI Logic siglati "HNC100 SIMD Neuro Array Proc" (L1A6463), fabbricati con tecnologia CMOS da 1 micron. La HNC SNAP venne presentata nel 1993 e in quello stesso anno vinse il premio Gordon Bell della IEEE per la piattaforma di calcolo parallelo e simulazione di reti neurali col miglior rapporto prezzo/prestazioni. L'unità di elaborazione, formata da una o più schede come questa, era controllata da una workstation Unix (Sun SPARCstation). Ciascun chip HNC100 contiene 4 elementi di calcolo, ognuno formato da una ALU a 32 bit accoppiata ad un moltiplicatore in virgola mobile in standard IEEE-754-1985. La ALU ed il moltiplicatore operano in parallelo e possono accedere alla memoria locale, a quella globale e comunicare con le unità di calcolo poste sullo stesso chip così come con quelle nei chip contigui. Il controllo delle schede che contengono gli elementi di calcolo è affidato ad una scheda VME separata che genera e coordina le microistruzioni da inviare alle singole unità. La comunicazione bidirezionale tra unità di controllo e schede di calcolo avviene tramite un bus locale che utilizza il connettore bianco visibile nella parte superiore centrale della scheda. Il bus VME viene invece utilizzato per la comunicazione con la workstation host. Un'installazione HNC SNAP con 4 schede implementava 256 elementi di calcolo (dunque con 64 chip HNC100) ed occupava lo spazio di un normale PC dei primi anni Novanta (vedi). Le prestazioni erano simili a quelle del supercomputer Cray Y-MP 8, ad una frazione però del costo di quest'ultimo. Ad esempio una piattaforma HNC SNAP con 256 elementi poteva eseguire una trasformata di Fourier 512x512 in due dimensioni in circa 23 millisecondi. Una tipica configurazione della piattaforma SNAP per la simulazione di reti neurali (SNAP Neurocomputer) comprendeva 2 schede per un totale di 8 chip HNC100 e 64 unità di elaborazione, ed era controllata da un normale PC nel quale era installata la scheda di interfaccia HNC Balboa (vedi). Qui si può trovare una comparazione di varie piattaforme di simulazione di reti neurali dei primi anni Novanta, con le relative prestazioni (vedi anche questo link).

 Architettura della piattaforma SIMD HNC SNAP e, in basso, di un chip HNC100. 

Vedi: ftp://ess.r-project.org/Doc/Neural/FAQ7.html. 

Modulo proveniente da avionica russa, probabilmente dal computer di bordo o dal processore radar d'attacco di un cacciabombardiere MIG-35, fine anni Novanta/circa 2000. Contiene 2 DSP Analog Devices 2101 (a 16 bit, fixed-point: vedi) e vari componenti in package "sovietici", rimasti in uso ben oltre il 2000, tra cui EPROM e circuiti ibridi di diverso tipo. Dimensioni circa 25×16 centimetri (circa 50 cm le due schede affiancate). E' una interessante mescolanza di componenti "occidentali" e di "oltrecortina".

Scheda prototipo di avionica (militare?) con memorie IBM e, a destra, engineering sample di ASIC radiation-hardened per applicazioni aerospaziali fabbricato probabilmente da IBM per Lockheed Martin (1999).

Dettaglio di scheda Token Ring 4 Mbps NCR con chipset Texas Instruments TMS380. Quest'ultimo risulta composto da cinque chip e riproduce le funzionalità dei chip sviluppati da IBM per i propri adattatori Token Ring: il Communication Processor (CP) TMS38010 (in effetti un microprocessore CMOS a 16 bit), il Protocol Handler (PH) TMS38020, il controller di DMA TMS38030 e, non visibili qui, i chip di interfaccia (Ring Interface) TMS38051/38052.

Scheda Nubus Apple TokenTalk con chipset IBM/Texas Instruments TMS380.

6.5.2015 - Scheda Evans & Sutherland, proveniente da un Image Generator ESIG-1000 del 1990, con coppia di moltiplicatori hardware a 32 bit Texas Instruments SN74ACT8836GB e vari ASIC LSI Logic. L'8836 è un moltiplicatore/accumulatore (MAC) veloce per numeri interi (integer) a 32 bit che fornisce risultati a 64 bit; può essere utilizzato sia in supporto ad un ordinario microprocessore a 16/32 bit con una limitata quantità di logica addizionale (glue-logic), sia come unità indipendente, soprattutto nelle applicazioni di elaborazione digitale dei segnali, brevemente DSP. Più 8836 possono essere collegati in cascata per formare moltiplicatori in grado di trattare dati a 64 o più bit. Fabbricato da Texas Instruments con processo CMOS EPIC a 1 micron, l'8836 è in grado di effettuare una moltiplicazione completa di due interi a 32 bit in un tempo massimo di 60 ns; due interi a 64 bit possono essere a loro volta moltiplicati con un impegno massimo di 5 cicli-macchina. Questo integrato può anche effettuare la divisione in hardware di interi a 32 o 64 bit utilizzando il metodo di approssimazione di Newton-Raphson. Contiene un registro accumulatore a 64 bit ed è dotato di 3 bus separati, uno per il moltiplicando, uno per il moltiplicatore ed il terzo per il prodotto.

Scheda Evans & Sutherland proveniente dalla medesima macchina cui apparteneva la scheda precedente, contenente un processore in virgola mobile implementato con ASIC CMOS National Semiconductors, una FPU a 32/64 bit LSI Logic L64134GC-50 in basso a sinistra ed una FPU Weitek 3364-050-GCD (in basso a destra). Il 3364 "Floating Data Path" (FDP), in sostanza un'ALU single-chip in virgola mobile, era per l'epoca in cui venne introdotto (1988) un chip molto veloce: alla frequenza massima di 60 MHz era capace di eseguire operazioni di addizione/moltiplicazione tra numeri a 64 bit alla velocità di circa 32 MFLOPS, e raggiungeva i 50 MFLOPS di picco nelle operazioni con dati a 32 bit. Ciononostante era caratterizzato da un rapporto qualità/prezzo favorevole, che ne ha fatto un componente molto diffuso nelle applicazioni DSP, di elaborazione di immagini ed in generale scientifiche e nel campo della ricerca applicata fino alla metà degli anni Novanta. Questo chip è descritto in dettaglio nel classico libro di Hennessy e Patterson Computer Architecture: A Quantitative Approach. Il 3364 è stato una delle prime FP-ALU commerciali completamente compatibili con lo standard IEEE-754. Disponibile con diverse velocità operative (ciclo da 40, 50, 60, 75 e 100 ns), era fabbricato con processo CMOS ed integrava in un unico chip VLSI tutti gli elementi necessari alla realizzazione di una FPU a 32/64 bit: l'unità logico/aritmetica, un moltiplicatore, un'unità per la divisione e l'estrazione di radice quadrata in hardware, 32 registri a 64 bit organizzati in un register file a 6 porte, ed infine la necessaria logica di controllo. Weitek ne produsse anche una versione a 32 bit conosciuta come 3164 ed altrettanto diffusa. Il 3364, contenuto in package ceramico PGA a 168 pin, è dotato di 3 porte a 32 bit, due per l'input, di cui una bidirezionale, ed una per il risultato (output); può essere usato in configurazione con 3 bus indipendenti a 32 bit oppure con un singolo bus a 64 bit. Il "fratello minore" 3164 ha invece 1 sola porta di input bidirezionale, sempre a 32 bit. Fu progettato da Weitek per le applicazioni scientifiche, tecniche ed ingegneristiche in cui fossero importanti sia le prestazioni in termini di calcoli al secondo (FLOPS) che il volume di dati elaborati (throughput). Idealmente questa FPU può essere associata all'unità di elaborazione per interi a 32 bit (IPU) Weitek XL-8137 con il relativo chip di controllo XL-8136: si ottiene così un processore completo con bus dati a 64 bit identificato da Weitek con la sigla XL-8364 (XL-8164 nel caso in cui la FPU sia il 3164). Nulla vieta però di associare il 3364 a processori oppure ALU integer di terze parti. Sulla scheda visibile qui è presente un'altra ALU floating-point single-chip dell'inizio degli anni Novanta, la meno conosciuta (rispetto al 3364) LSI Logic L64134. Questo componente, derivato dal predecessore L64133 rispetto al quale introduceva la piena compatibilità con lo standard IEEE-754, integrava un'ALU in virgola mobile a 32 bit, completa, associata ad un moltiplicatore hardware veloce a 32/64 bit in un unico chip PGA a 144 piedini. Fabbricato con processo HCMOS a 1 micron, il 64134 aveva prestazioni di picco a 32 bit paragonabili a quelle del Weitek 3164. Anche l'architettura interna era molto simile, così come le applicazioni tipiche (DSP, elaborazione d'immagine, workstation scientifiche). La parte centrale della scheda contiene 12 SRAM Cypress a due porte (dual-ported SRAM) da 2Kx8, 25 ns, in package PLCC a 52 pin.

Vedi: http://www.datasheetarchive.com/dl/Scans-091/DSAHI000178031.pdf (Weitek 3364), http://www.datasheetarchive.com/dl/Scans-061/DSA2IH0080647.pdf (L64134).

Scheda Vector Scanner con ASIC LSI Logic e National Semiconductor proveniente da una macchina Evans & Sutherland ESIG-3000 (1993, la scheda è del 1997), un generatore di immagini fotorealistiche ad alta risoluzione -in parole povere un processore grafico 3D- impiegato in diverse applicazioni nel corso degli anni Novanta come ad esempio simulatori di volo ed ambienti di realtà virtuale. Gli ASIC LSI Logic sono ALU/moltiplicatori 32×32 in virgola fissa. La potenza di calcolo è di circa 60 MIPS. Qui è visibile un'applicazione dell'ESIG-3000 da parte della NASA.

Vedi: http://www.iasa.com.au/folders/Publications/pdf_library/ospreypdfs/ar93.pdf (applicazioni dell'ESIG-3000 in simulatori di volo)

Scheda logica di videoregistratore professionale Sony realizzata con gate array LSI TTL e CMOS (1988).

Scheda di centrale telefonica Ericsson con gate array all'Arseniuro di Gallio da 350.000 porte NAND equivalenti, 50 ns, Vitesse VGFX350.

Scheda proveniente dallo stesso tipo di apparato con gate array CMOS della Texas Instruments (1997).

Scheda processore di minicomputer Wang VS5000 (1989) in cui la CPU è realizzata con ASIC CMOS fabbricati da VLSI Inc.

Scheda CPU di minicomputer Prime 5370 (1991). Prime Computer Inc., alternativamente scritto "PR1ME", è stato un produttore statunitense di minicomputer a 16 e 32 bit attivo tra il 1972 ed il 1992. I sistemi Prime erano equipaggiati con CPU proprietarie realizzate dapprima con logica TTL a media scala di integrazione, poi con gate array ECL ed infine con ASIC VLSI CMOS. Si trattava di macchine multiutente di fascia alta orientate in primo luogo al CAD/CAM (settore nel quale la Prime entrò grazie alla collaborazione con la Ford Motor Company, facendo concorrenza alla CDC ed alla DEC) e alle applicazioni di database. Il sistema operativo, denominato PRIMOS, è interessante per il fatto di essere stato uno dei pochissimi sistemi operativi -forse l'unico- sviluppato con il linguaggio FORTRAN IV (in seguito Prime utilizzò i linguaggi PL/1 e Modula-2, ma mai il C). Lo stesso hardware delle macchine Prime era ottimizzato per eseguire codice FORTRAN. Fin dall'inizio degli anni Ottanta nella configurazione di base di questi sistemi rientravano una o più connessioni di rete locale secondo uno standard proprietario derivato dal Token Ring e detto "PrimeNet". Il 5370 apparteneva alla fascia di macchine Prime più alta ed offriva prestazioni comparabili a quelle delle macchine ECL quali il modello 6450 ad un prezzo inferiore di circa la metà. La velocità di elaborazione dichiarata era di circa 17 Dhrystone MIPS. Il processore del 5370 era costituito da 2 CPU identiche a 32 bit, ciascuna con la propria memoria cache, realizzate con gate array CMOS da 50.000 gate. Non si trattava in realtà di una vera e propria macchina SMP quanto piuttosto di un sistema asimmetrico a due processori, dei quali uno dedicato in esclusiva all'esecuzione del sistema operativo, che operava nello stesso tempo come sistema fault-tolerant potendo funzionare anche con una sola CPU qualora l'altra si fosse guastata. La memoria RAM andava da un minimo di 64 ad un massimo di 128 MB; la macchina poteva essere dotata di più dischi SCSI o ESDI da 5,25 pollici (capacità unitaria di 637 MB) fino ad un massimo di 32 GB. La scheda della CPU era dotata di due bus di I/O indipendenti a 32 bit, un bus dedicato di collegamento con la memoria ed un microprocessore di gestione a 16 bit. I possessori dei modelli meno potenti della famiglia Prime 5000 potevano effettuare l'upgrade delle loro macchine installandovi la sola scheda CPU ed ottenendo così un sistema dalle prestazioni pari a quelle del 5370. A partire dal mese di Luglio del 1992 Prime cessò la produzione di minicomputer per dedicarsi unicamente al software, finché nel 1998 venne assorbita dalla Parametric Technology Corporation.

Scheda processore di un server Prime 2950 (1990/1): la CPU è realizzata con 4 gate array VLSI CMOS di Motorola, da 7.500 gate NAND equivalenti ciascuno.

Scheda CPU di minicomputer Prime 4000 (1987), fabbricata, come la precedente, con gate array VLSI Motorola.

Scheda processore per centrale telefonica AT&T 5ESS con CPU WE32100 a 14 MHz. Il 32100 è una versione aggiornata e migliorata del WE32000, anche noto come Bellmac-32 prima del passaggio dei Laboratori Bell (Bell Labs) alla Western Electric, uno dei primissimi microprocessori monolitici a 32 bit messi in commercio (1985). E' stato prodotto fino alla fine degli anni Novanta ed ha trovato applicazioni soprattutto nei prodotti della AT&T. Si tratta di una tipica CPU con architettura CISC. Il 32100, come il predecessore 32000, è storicamente interessante anche perché è stato tra i primi microprocessori complessi ad essere progettati ed implementati con l'allora innovativa tecnica denominata "logica a domino" (domino logic).

Wafer completo di integrati Vetronix MIC-320. Si tratta di un controller di bus per sistemi a CPU multipla e risorse distribuite utilizzato principalmente in campo militare in applicazioni dove l'affidabilità è caratteristica essenziale e viene ottenuta principalmente con la ridondanza dei dispositivi installati. Esso implementa il protocollo MIC che stato impiegato nel corso degli anni in numerosi apparati militari (ad es. il carro armato M1A2 Abrams). Come altri componenti di questa categoria il MIC-320 è stato per anni sottoposto a restrizioni sull'esportazione dagli USA (vedi http://www.exportlawblog.com/archives/450). La Vetronix Research è una società statunitense specializzata nella produzione di apparecchiature e componenti per la difesa e l'impiego in condizioni ambientali difficili.

Tre wafer di diverse dimensioni, contenenti memorie DRAM (a sinistra ed in alto a destra) e circuiti logici LSI, in basso.

Coppia di wafer da 3 pollici contenenti memorie DRAM (a sinistra, il modello è sconosciuto) e, a destra, circuiti LSI NMOS fabbricati da Signetics. Entrambi risalgono agli anni Settanta. Nell'esemplare a sinistra si nota che quasi tutti i chip sono marcati come difettosi mediante una gocciolina di inchiostro rosso.

Wafer di chip Rockwell C5902 (circa 1998). Si tratta di ASIC VLSI CMOS contenenti una CPU a 16 bit, memoria RAM e ROM e varie porte di comunicazione, destinati principalmente al settore delle telecomunicazioni. In sostanza il C5902 è un System On Chip (SOC) che integra tutta la logica necessaria alla gestione di applicazioni quali centralini telefonici, apparati di comunicazione e fax, modem ISDN e così via. Gli integrati contenuti in questo wafer non hanno passato le prove di funzionalità e sono stati marcati come scartati con una gocciolina d'inchiostro.

Wafer da 8 pollici contenente gate array CMOS VLSI, molto probabilmente LSI Logic.

Le tre CPU Intel Xeon con architettura P6: Tanner a 500 MHz/FSB a 100 MHz con core derivato da quello del Pentium III (in alto a sinistra); Drake a 400 MHz/FSB a 100 MHz, 2 MB di cache, core Pentium II Deschutes (in alto a destra); in basso, non raffigurato in scala, Cascades con core Pentium III Coppermine a 900 MHz, FSB a 133 MHz e 1 MB di cache. La corretta sequenza storica è quindi dall'alto a destra in senso antiorario. Il "Drake" è stato introdotto il 29.6.1998 ed era fabbricato con processo a 250 nm: si tratta in assoluto del primo processore denominato "Xeon". E' contenuto in cartuccia SECC per Slot 2. Lo Xeon "Tanner" venne invece introdotto il 16.3.1999; era anch'esso fabbricato con processo a 250 nm e contenuto in cartuccia SECC/Slot 2 a 330 contatti. Infine lo Xeon "Cascades" fu introdotto da Intel il 25.10.1999: era fabbricato con processo a 180 nm e a differenza dei predecessori incorporava la cache L2 nel chip della CPU. Qui è riprodotta la versione a 900 MHz -core Coppermine- con 2 MB di cache L2. Questa CPU può funzionare in configurazioni SMP a 8 processori mentre gli Xeon Drake e Tanner sono limitati a 4 vie (la limitazione può comunque essere superata con chipset specifici). Facendo riferimento alla foto sopra, nel Drake e nel Tanner la CPU è costituita dal chip in basso mentre quelli in alto contengono la cache. Nel caso dello Xeon Drake qui visibile ci sono 2 chip di cache da 1 MB ciascuno.

Processore Intel Xeon E7450/SLG9K a 6 core/12 MB di cache, 2,4 GHz e FSB a 1.066 MHz (Socket mPGA-604). Questo processore introdotto nel 2007 utilizza il core "Dunnington" a 45 nm (variante del Penryn) ed è stato la prima CPU Intel multicore, cioè con più di due core. La cache L3 è unificata per tutti i core ed è ampia 12 MB. Il numero totale di transistor è pari a circa 1,9 miliardi.

Engineering sample di processore Intel Xeon E7500 "Beckton" a 8 core, 1,87 GHz e 24 MB di cache L3. E' contenuto in package FC-LGA8 a 1567 punti di contatto. Le CPU della serie Beckton si basano sulla microarchitettura Nehalem, la stessa delle CPU Core i7, ed hanno la circuiteria di buffering integrata nel processore, potendo così utilizzare fino a 16 DIMM DDR3 standard in luogo delle più "calde" FB-DIMM. I modelli della serie 75xx hanno 4 interfacce QPI (Quick Path Interconnect), grazie alle quali possono essere adoperati in configurazioni con un massimo di 8 socket (64 core totali) contro i soli 2 socket massimi della serie 65xx. Contengono 8 cache L2 (una per ciascun core) da 256 KB ed una cache L3 unificata ampia 24 MB; sono fabbricati con processo P1266 a 45 nm. La microarchitettura Nehalem, presentata nel 2007, segnò la reintroduzione dell'hyperthreading e la scelta di cache di secondo livello più piccole accoppiate ad una cache L3 molto ampia e comune a tutti i core.

Misterioso engineering sample Intel del 2008 siglato QGFK: se ne trovano in vendita su Ebay con la medesima sigla identificati come prototipi della CPU Auburndale (mai commercializzata da Intel), ma è più probabile -dato che i due chip sono identici- che si tratti di un prototipo di un processore quad-core.

Scheda CPU (A4200-66512) per workstation HP Visualize C110 (HP 9000/777) con processore PA-RISC 7200 a 120 MHz (a sinistra), 256+256 KB di cache I/D esterna e 16 MB di memoria RAM in due moduli da 8 MB ECC (1996). Il 7200, introdotto nel 1995, è un'evoluzione del precedente processore 7100; basato su un'estesa revisione dell'architettura del predecessore, si tratta di una CPU superscalare a 2 vie con FPU, MMU e controller della cache integrati (i controller di memoria ed I/O sono invece esterni). La pipeline di esecuzione comprende 5 stadi. Il 7200 contiene solamente 2 KB di cache "assist", completamente associativa. Essa in effetti non è considerata come una vera e propria cache, quindi le cache esterne per dati ed istruzioni, che possono essere ampie fino ad un massimo di 1+1 MB e si basano su SRAM ordinarie,  sono cache di primo livello (L1). Il 7200 si basa sull'interfaccia di sistema HP Runway a 64 bit con una banda massima di 960 MB/s e supporta configurazioni SMP fino a 4 CPU senza necessità di logica esterna a supporto. Il processore si interfaccia direttamente, tramite il bus Runway, con uno o più controller di memoria MMC/SMC (Master Memory Controller/Slave Memory Controller) e con il controller di I/O U2/UTurn. Il 7200 contiene 1,3 milioni di transistor ed è fabbricato con processo CMOS14A a 0,55 micron, 3,3 Volt e tre livelli di metallizzazione in Alluminio. Il package è di tipo PGA a 540 piedini. Sulla scheda sono visibili due chip MMC, immediatamente a destra della CPU, ciascuno dei quali è contenuto in package PGA a 432 piedini. La workstation C110 può montare fino a 1 GB di memoria ECC in SIMM a 72 pin, 60 ns; l'ampiezza del bus di memoria è di 128 bit, con 16 bit di controllo. La configurazione minima è quella mostrata qui sopra, 2 SIMM da 8 MB su un singolo canale di memoria (c'è un controller MMC per ciascuno dei due canali). Tra i due gruppi di slot SIMM sono visibili due chip Data Multiplexer (DM), che interfacciano il bus di memoria a 128 bit da/verso il controller MMC con due bus a 64 bit/60 MHz che connettono ciascuna coppia di moduli di memoria. La RAM può essere configurata in modalità interleaved fino ad un massimo di otto vie (1 via per ciascuna SIMM). La banda massima di memoria è di 480 MB/s (vedi: http://www.openpa.net/systems/hp-visualize_c100_c110.html). 

Vedi: http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.18.3955&rep=rep1&type=pdf.

Sull'architettura di memoria: http://www.hpl.hp.com/hpjournal/96feb/feb96a5.pdf.

10.11.2014 - Scheda CPU (modello A3262-60004, 1996) per server Unix HP 9000/D250 (HP 9000/821), con due processori PA-RISC 7200 o "PCX-T" a 100 MHz e 256+256 KB di cache su scheda. Vedi: http://www.openpa.net/systems/hp-9000_d-class_r-class.html.

10.11.2014 - Scheda CPU per HP Visualize con due processori PA-RISC PA-8000 a 180 MHz e 192 MB di RAM (6x32). L'architettura di sistema è la medesima descritta più sopra; sul retro della scheda è connesso il VRM.

Modulo CPU (A5492-60001) per server HP V2500 contenente 2 processori PA-RISC PA-8500 (PCX-W) a 440 MHz (a sinistra nella foto). I server V2500/2600 erano macchine NUMA di grandi dimensioni, scalabili, basate sull'architettura Convex Exemplar. Potevano contenere un massimo di 32 CPU PA8200/8500. Queste macchine derivavano direttamente dalle Convex Exemplar SPP2000 e, al pari di queste, erano basate su uno schema "crossbar" 8x8 nel quale un meccanismo di "commutazione" (switching) centralizzato connette tra loro le varie risorse di sistema (CPU, memorie, I/O). Un singolo server SPP2000 poteva avere fino a 16 GB di RAM e 16 CPU PA-RISC PA8000 a 64 bit; più macchine di questo tipo, dette "nodi", potevano essere interconnesse tramite un apposito bus SCI a formare un "cluster" ccNUMA con un massimo di 512 processori. Dopo l'acquisizione della Convex da parte di HP, il progetto dell'SPP2000 fu aggiornato dando vita ai server paralleli VP2500; rispetto ai predecessori, questi ultimi sono più potenti ed evoluti a livello di singolo nodo anche se supportano un minor numero di nodi per cluster (4 contro 32). Come gli SPP2000, anche i VP2500 non erano macchine "stand alone", in quanto necessitavano di apposite workstation di controllo (chiamate "teststation") rappresentate dapprima da macchine IBM RS/6000 con AIX e poi da workstation HP 9000 con sistema operativo HP/UX. I "fratelli minori" delle macchine V2500/2600 erano i server V2200/2250, che sia pur basati su un'architettura interna sostanzialmente simile, non offrivano la possibilità di interconnessione in cluster tramite canali CI (Cluster Interface). Riporto dal sito OpenPA.net (http://www.openpa.net/systems/hp-9000_v2500_v2600.html): "[...] The V-Class servers are based on a crossbar architecture - one central internal switching component links the various computing resources to each other by forming matrix connections. The V2500 and V2600 use HP's own HyperPlane crossbar chipset, consisting of four central crossbar ASICs and various other chipset components to attach memory, processors and I/O. The architecture is a direct continuation from the Convex Exemplar - the HP/Convex SPP1x00 and SPP2000 S-Class and X-Class use a similar crossbar-based system design (based on GaA chips) which was upgraded for the V-Class with faster processors and memory. A multi-node V2500/V2600 system architecture (SCA) does not conform fully to the PA-RISC 2.0 reference architecture - the firmware layer emulates a reference-compliant PA-RISC system for the operating system, a standard HP-UX 11. However several changes had to be made to the HP-UX kernel to accomodate the V-Class's special architecture (also called technical anomalies; cf. the HP Scalable Computing Architecture paper in the References). The V2500s and V2600s are controlled via a teststation (also called SSP, Service Support Processor), a separate workstation that runs its own operating system and controls and monitors the V-Class server (either a HP 9000/712 or B180L with two Ethernet interfaces running HP-UX 10.20; earlier Convex systems apparently used IBM RS/6000 workstations running AIX to control the Exemplar systems). The SSP/teststation connects to the Core Utilities Board (CUB), which provides booting, system monitoring and diagnostics, and console connections (connected via one LAN and one special serial link)[...]".

Scheda CPU (A3639-60020) per server SMP HP 9000 modello N4000-44, con 2 processori PA-RISC 8500 o "PCX-W" a 440 MHz. I server N4000, anche noti come RP7400, sono macchine SMP a 64 bit a 8 vie basate sul chipset HP Stretch; il componente fondamentale di quest'ultimo è il controller di memoria "Prelude", che interconnette la memoria ai due bus di sistema tramite 4 bus di memoria dedicati con specifiche Itanium/Merced (benché la classe N4000 non sia mai stata equipaggiata con processori Itanium). I bus di sistema ed i bus di memoria hanno tutti una banda di 2,1 GB/s, che dà un valore aggregato (di picco) di 4,2 GB/s e rispettivamente di 8,6 GB/S per la memoria. Questi sistemi impiegano RAM DDR ECC a 133 MHz, 64 bit. Il controller "Prelude" è formato da 3 chip VLSI: un address controller e due data controller, ciascuno dei quali gestisce due bus di memoria (multiplexed).

Vedi: http://www.openpa.net/systems/hp_n4000-rp7400.html. 

Modulo CPU per server HP RP7440 con 4 processori PA-RISC PA-8800. Questa CPU, conosciuta con il nome in codice "Mako", venne introdotta nel 2004 ed era un'evoluzione dual-core del PA-8700. Conteneva infatti 2 core 8700+, ciascuno accoppiato a 768 KB di cache dati ed altrettanti di cache istruzioni. Entrambe le cache erano più piccole di quelle del PA-8700 per consentire l'integrazione di due core in un singolo chip. Ulteriori migliorie erano rappresentate dal miglioramento della logica di predizione dei salti e dall'inclusione di una cache unificata esterna ampia 32 MB, associativa a 4 vie, con una banda di 10 GB/s. Il PA-8800 utilizza il medesimo Front Side Bus (FSB) dell'Itanium 2, con una banda di 6,4 GB/s. Per questa ragione può essere accoppiato al chipset HP zx1 che viene utilizzato anche in sistemi Itanium. La CPU contiene circa 300 milioni di transistor, di cui solo 25 milioni "occupati" dalla logica, ed è fabbricata da IBM con processo SOI a 0,13 micron ed interconnessioni in rame. L'8900 è una versione migliorata del predecessore PA-8800, con una cache di secondo livello più grande e maggior frequenza di clock. Si tratta di una CPU dual-core contenente due nuclei PA-8700, ciascuno superscalare a 4 vie. Nel processore sono integrate le cache di primo livello (0,75 MB per i dati e 0,75 MB per le istruzioni); la cache L2 da 64 MB -associativa a 4 vie- è invece esterna. 

Il PA-8900 (2005, nome in codice "Shortfin") è un'evoluzione dell'8800 e non una semplice variante di quest'ultimo fabbricata con un diverso processo produttivo. La cache di secondo livello è più ampia (64 MB), la logica ECC migliorata così come è stata diminuita la latenza media della cache stessa. Il bus di sistema è, come nel caso del PA-8800, lo stesso dell'Itanium 2 "McKinley" (clock a 200 MHz, ampiezza 128 bit, banda di 6,4 GB/s, ECC). La CPU si interfaccia direttamente al chipset Cell sviluppato da HP per i server SMP ad alte prestazioni (nella foto si trova in basso in posizione centrale con la sua propria ventola di raffreddamento). L'8900 supporta indirizzi logici a 64 bit e indirizzi fisici a 44 bit; funziona ad una frequenza massima di 1,1 GHz ed è realizzato da IBM con processo CMOS a 0,13 micron, 8 livelli di metallizzazione (circa 317 milioni di transistor). Successivamente all'introduzione del PA-8900, HP ha abbandonato lo sviluppo delle CPU PA-RISC scegliendo di passare alla piattaforma Intel Itanium II. Qui si vede un modulo CPU per server HP Superdome con 4 processori PA-8900 a 1,1 GHz e 16 GB di RAM. Si noti che l'aspetto esteriore dei processori è molto simile a quello degli Itanium 2.

Entrambi in package BGA ceramici, un chip di supporto per server HP Superdome con CPU PA-RISC ed Itanium, a sinistra, e a destra un chip (fabbricato da IBM) proveniente da server SMP Unisys con processori Itanium.

Scheda CPU/RAM di un server SMP Sun SPARCcenter 2000E, con 2 moduli Mbus contenenti ciascuno una CPU SuperSPARC a 60 MHz (in basso) e 64 MB di memoria RAM (16 SIMM da 4 MB ECC, in alto). Lo SPARCcenter 2000E era una macchina SMP scalabile basata su architettura Sun 4d e bus di sistema XDbus (switched). Il rack dell'SC2000/2000E può contenere un massimo di 10 schede XDbus tra cui 8 schede CPU/RAM per un massimo di 16 processori. Le schede CPU hanno 2 connettori XDbus di backplane per incrementare la banda di I/O; ciascuna ha a sua volta due connettori MBus e 4 slot SBus (parte destra dell'immagine). I 16 socket SIMM sono organizzati in 4 banchi di memoria. A differenza di quanto accade nel più piccolo SPARCserver 1000, le schede CPU non hanno controller integrati, né SCSI né Ethernet. La maggior parte della logica di sistema è rappresentata da gate array CMOS fabbricati da LSI Logic (9 integrati PGA più altri PQFP). I gate array principali svolgono le funzioni di interfaccia verso l'SBus  l'MBus, di controllo della memoria e di buffer di I/O.

Vedi: http://sunstuff.org/hardware/systems/sun4/sun4d/SPARCcenter2000/.

Modulo Sun Mbus SM520 con doppia CPU SuperSPARC (TMS390) a 60 MHz. Ciascuna CPU ha il proprio controller della cache e la propria cache L2 (vedi). Questo tipo di modulo può essere installato nei server 600-, 630-, 670- e 690MP, ma non è adatto ad es. alla workstation SPARC Station 10 a causa dei problemi di surriscaldamento che vi genera. Lo standard Mbus, introdotto da Sun nel 1991, permette sia di connettere più moduli CPU alla stessa scheda madre, sia di realizzare moduli CPU con più di un processore. Le sue specifiche prevedono un bus dati a 64 bit ed un bus indirizzi a 36 bit (lo spazio di indirizzamento è dunque di 64 GB). La velocità di trasferimento massima è di 320 MB/s, quella media di 64 MB/s a 40 MHz (100 MB/s a 50 MHz). Il bus è governato da un apposito controller/arbitro, realizzato solitamente con ASIC CMOS. I moduli SM520 hanno avuto scarsa diffusione a motivo soprattutto del costo elevato.

3.5.2015 - Modulo CPU di un notebook Tadpole SPARCbook 2 (1993), con processore Cypress CY7C6111 -qui un Engineering Sample- a 40 MHz e 16 MB di RAM. Lo SPARCbook di Tadpole, introdotto nel 1992, è stato il primo notebook commerciale con architettura SPARC V7 e sistema operativo Sun Solaris. La famiglia SPARCbook è stata sviluppata per diversi anni, fino al 2008, con processori via via più evoluti (ad esempio l'UltraSPARC-IIi a 650 MHz). Gli SPARCbook hanno avuto applicazione soprattutto negli USA e nel settore militare, mentre sono rimasti pressoché estranei al mercato europeo. Il Cypress 7C6111 è in effetti un modulo multichip che integra una CPU 7C601, la FPU e la cache di primo livello; questo componente, introdotto nel 1991, è stato impiegato anche in alcune soluzioni SPARC embedded e SBC (single-board computer). Il Fujitsu MB86980 è un controller di DRAM per CPU SPARC. Ross Technology, fondata nel 1988 da Roger Ross che in precedenza era stato a capo della Advanced Microprocessor Division di Motorola dove aveva tra l'altro diretto il progetto della CPU RISC 88000, era un'azienda "fabless" (cioè senza impianti per la produzione effettiva dei chip) specializzata nella progettazione di CPU SPARC, fabbricate poi da Cypress Semiconductors che della Ross era il socio principale. Alla Ross Technology si devono alcuni tra i primissimi processori SPARC messi in commercio, tra cui il 7C601, il 7C603 ed il 7C611 tutti prodotti con marchio Cypress, nonché l'HyperSPARC (vedi sotto) che è stato la prima CPU SPARC superscalare alternativa al SuperSPARC di Texas Instruments (TMS390).

13.5.2015 - Dettaglio della scheda madre di una workstation Sun SPARCstation 2 "Calvin" con CPU SPARC LSI Logic L64811GC a 40 MHz, FPU Texas Instruments TMS390C602, controller della cache ed MMU (1992). Assieme al Cypress 7C601 ed al Fujitsu MB86900 il chip L64811 è stato tra le prime "incarnazioni" dell'architettura SPARC V7 a 32 bit. 

Vedi: http://www.sparcproductdirectory.com/history.html. 

Scheda logica di una workstation Sun SPARCstation SLC (modello 4/20, 1991) con CPU LSI Logic L64801 a 20 MHz e FPU Weitek (architettura Sun 4c). La workstation 4/20, conosciuta anche come "Off-Campus", è stata tra i primi sistemi RISC ad elevata  integrazione in quanto includeva in un unico "package" display CRT, CPU ed unità disco.

Scheda di server Solbourne con architettura SPARC. Monta una CPU Cypress CY7C601 ed una FPU Weitek.

Modulo CPU Mbus Ross HyperSPARC a 90 MHz. HyperSPARC (sviluppata da Ross Technology e Cypress) era una CPU SPARC V8 superscalare a due vie, concorrente della TMS390 (SuperSPARC); si trattava in effetti di un processore multichip, contenuto in apposito modulo oppure formato da più integrati distinti montati su uno stesso modulo Mbus. La CPU è descritta in dettaglio qui: http://mbus.sunhelp.org/chips/hyperbits.htm. Il modulo visibile qui è un Ross HM90D-256 che contiene due CPU HyperSPARC RT620B con cache controller RT625 e 256 KB di cache di secondo livello. Vedi: http://mbus.sunhelp.org/modules/#3.16.

Tre CPU con architettura UltraSPARC: da sinistra a destra UltraSPARC III a 750 MHz, UltraSPARC IIe a 500 MHz e UltraSPARC II a 400 MHz. I processori UltraSPARC sono fabbricati da Texas Instruments ed implementano l'ISA (set di istruzioni) SPARC V9. L'UltraSPARC II, noto col nome in codice "Blackbird", è stato introdotto da Sun Microsystems nel 1997 alla frequenza di 250 MHz, successivamente innalzata a 400 MHz nel 1999. Contiene 5,4 milioni di transistor ed è fabbricato con processo CMOS a 0,35 micron; la cache L2 è ampia da 1 a 4 MB. Le versioni funzionanti a 360-480 MHz, denominate "Sapphire-Black", erano prodotte invece con processo a 0,25 micron e funzionavano con alimentazione a 1,9 V contro i 2,5 V della prima versione; la dimensione massima di cache L2 supportata era di 8 MB. L'UltraSPARC IIe "Hummingbird" era una versione embedded dell'UltraSPARC II; introdotto nel 2000, funzionava a 400-500 MHz con tensione di alimentazione di 1,5 V e veniva prodotto con processo a 0,18 micron. L'UltraSPARC III "Cheetah", anch'esso prodotto da Texas Instruments, è stato commercializzato a partire dal 2001. Opera a frequenze comprese tra 600 e 900 MHz. Il progetto di questa CPU risale in realtà al 1997, quando venne annunciata da Sun al Microprocessor Forum. Era intesa come rivale dell'Alpha 21264 e dell'Intel Itanium "Merced". Nonostante il ritardo di due anni rispetto alla data prevista per l'ingresso in produzione (1999), l'UltraSPARC III è stato scelto nel 2001 come miglior processore per server grazie all'eccellente supporto per il multiprocessing. Si tratta di una CPU superscalare in-order, cioè senza esecuzione dinamica, esplicitamente progettato per massimizzare le prestazioni nelle macchine SMP a memoria condivisa. Possiede due caratteristiche orientate in questo senso: un controller di memoria integrato ed un bus dedicato per il multi-processing. L'UltraSPARC III è superscalare a 5 vie (2 unità ALU intere, 1 unità load/store, 2 unità in virgola mobile) ed effettua il fetching delle istruzioni dalla cache a blocchi di quattro; le istruzioni decodificate sono quindi inviate all'unità di dispatching, che a sua volta le invia alle unità di esecuzione nell'ordine appropriato, a gruppi di sei. La cache di primo livello (L1) è separata per istruzioni e dati: la cache istruzioni è ampia 32 KB contro i 64 KB della cache dati. La cache L2 è esterna, realizzata con memorie SRAM, e può avere un'ampiezza massima di 8 MB. La CPU accede ad essa attraverso un bus dedicato a 256 bit funzionate con un clock di 200 MHz, per una banda teorica massima di 6,4 GB/s. Nell'UltraSPARC III il bus dati è ampio 128 bit, quello degli indirizzi 43 bit ed entrambi operano alla frequenza di 150 MHz. Il controller di memoria integrato implementa un bus dedicato a 128 bit, 150 MHz e può indirizzare fino a 4 GB di RAM locale (non condivisa). L'UltraSPARC III, fabbricato con processo CMOS C07A a 0,18 micron con 6 livelli di interconnessione in Alluminio, integra circa 16 milioni di transistor, il 75% dei quali è "assorbito" dalle cache di primo livello. Alla fine del 2001 venne introdotta una versione prodotta con processo a 0,13 micron capace di operare a frequenze comprese tra 750 e 900 MHz. Il chip è montato nel package con la tecnica C4 (Controlled Collapse Chip Connection), e l'UltraSPARC III è stato la prima CPU Sun assemblata con questa tecnica. Contrariamente a quanto accade nella maggioranza dei componenti C4, i punti di contatto/saldatura col package sono concentrati ai bordi del chip e non distribuiti su tutta la superficie di quest'ultimo. Il package LGA con dissipatore termico integrato dell'UltraSPARC III ha 1.200 punti di contatto.

A destra, una CPU Sun UltraSPARC IV+ "Panther" a 1.800 MHz (SME1178LGA, 2006): questo processore è stato la prima CPU SPARC multi-core. Sviluppato da Sun e fabbricato da Texas Instruments, è un'evoluzione del processore UltraSPARC IV, rispetto al quale presenta cache più ampie e veloci e core più efficienti; implementa l'ISA SPARC V9 a 64 bit e contiene due core UltraSPARC III. L'UltraSPARC IV venne sviluppato nell'ambito dell'iniziativa Sun Throughput Computing, che diede vita anche al progetto dell'UltraSPARC T1 "Niagara". La versione IV integra 66 milioni di transistor ed è fabbricata con processo CMOS a 0,13 micron che consente frequenze operative comprese tra 1 e 2,1 GHz; la versione IV+ -rilasciata a metà 2005- è invece fabbricata con processo a 90 nm e contiene 295 milioni di transistor (la differenza è assorbita principalmente dalle cache L2, più ampie). Il package LGA a 1.200 punti di contatto è identico, tranne che per un singolo pin, rispetto a quello dell'UltraSPARC III. A sinistra c'è invece una CPU Fujitsu SPARC64-VI "Olympus-C" (MBCS150507D-6M, 2007). Anche in questo caso si tratta di un processore SPARC V9 dual-core, che integra due core SPARC64-V+. Fabbricato con processo CMOS-SOI (Silicon On Insulator) a 90 nm, con 10 livelli di interconnessione in rame, integra circa 540 milioni di transistor. Lo SPARC64-VI implementa le funzionalità di multithreading in due diversi modi: multiprocessing a livello di chip (CMP) e multithreading verticale (VMT). I due core della CPU possono eseguire entrambi, simultaneamente, un thread a testa nel caso del CMP. Nel caso invece del multithreading verticale, ciascun core esegue 2 thread differenti, ma solo uno di essi è in esecuzione in ogni dato momento. La "commutazione" tra thread è stabilita in base ad una logica di time sharing, oppure in base al tipo di operazioni eseguite dai thread ed alla rispettiva latenza. I 2 core della CPU SPARC64-VI condividono una cache L2 on-chip unificata ampia 6 MB; tale cache è di tipo set-associative a 12 vie con lunghezza di riga di 256 bit. La cache L1 è invece separata per dati ed istruzioni. L'accesso alla cache di secondo livello avviene tramite due separati bus unidirezionali, uno per la lettura (ampio 256 bit) ed uno da 128 bit per la scrittura, operante alla frequenza di 260 MHz. Le CPU SPARC64-VI utilizzano un bus di sistema appositamente progettato noto come "Jupiter bus", il quale può operare nelle due modalità SDR (Single Data Rate) e DDR (Double Data Rate), con un'ampiezza di banda rispettivamente di 4,16 GB/s ed 8,32 GB/s.  Queste CPU sono state i primi processori SPARC ad implementare l'istruzione FMA (Fused Multiply-Add). I core SPARC64-V sono superscalari a 4 vie, con esecuzione fuori ordine (Out of Order Execution). Architetturalmente derivano dalla CPU del mainframe Fujitsu GS8900. Lo SPARC64-VI è contenuto in package LGA con dissipatore di calore integrato.

Tre diverse generazioni di CPU con architettura SPARC: un Fujitsu MB86901 a 25 MHz (1990, a sinistra), un NEC UltraSPARC a 200 MHz (1998, al centro) ed un Fujitsu SPARC64 a destra (2004).

Scheda CPU/memoria di server Sun Enterprise 3000, con due processori UltraSPARC I a 167 MHz (ciascuno con 2 MB di cache L2) e 288 MB di RAM. Si tratta di un server SMP midrange che condivide con i modelli superiori 4000 e 6000 la medesima architettura di sistema, basata sul bus GigaPlane a commutazione di pacchetto (packet-switched bus) e CPU UltraSPARC I e II. Il modello 3000 può contenere fino a 6 CPU contro i 14 del 4000 ed i 30 del 6000. Nel 1999 venne introdotta la versione 3500 con un bus GigaPlane più veloce (100 MHz contro 83 MHz) e la possibilità di ospitare un massimo di 8 CPU.

Vedi: http://www.filibeto.org/~aduritz/truetrue/e10000/starfire-interconnect.pdf.

Modulo processore per server Sun Enterprise con CPU UltraSPARC II a 400 MHz e 4 MB di cache (vista del retro con i connettori e parte della cache L2).

Scheda madre di una workstation Sun SPARCstation 2 (conosciuta col nome in codice "Calvin"). Introdotta nel 1990, era basata sull'architettura Sun 4c e sul caratteristico formato "pizza box" impiegato anche in altri modelli. La CPU era un Cypress CY7C601 a 40 MHz oppure, come nella foto, un più raro LSI Logic L64811GC-40 siglato "SPARC IU" (Integer Unit). Funge da FPU un Texas Instruments TMS390C601A (in questo caso, la meno comune versione -602A). A fianco della CPU trova posto il cache controller, opzionale, AT&T Cache Plus (CACHE+). Le prestazioni sono in media pari a circa 28,5 MIPS e 4,2 MFLOPS. La memoria RAM è formata da SIMM con parità da 1 MB, 80 ns, oppure da 4 MB; la capacità massima è di 64 MB sulla motherboard e di 128 MB con due schede aggiuntive da 32 MB connesse agli slot Sbus. La CPU L64811 è un'implementazione CMOS dell'ISA SPARC V7 a 32 bit, realizzata impiegando prevalentemente la tecnica dei gate array. Possiede una pipeline a 4 stadi e 136 registri d'uso generale (organizzati in 8 "finestre" sovrapponibili da 24 registri ciascuna). Alla frequenza di 40 MHz il tempo medio di esecuzione della singola istruzione è di 25 ns; la CPU e la FPU possono eseguire simultaneamente un'istruzione su interi ed una in virgola mobile. Il chip L64811 era fabbricato da LSI Logic con processo CMOS a 0,27 micron, 2 livelli di interconnessione; è contenuto in package PGA ceramico a 207 piedini. 

Vedi: http://sunstuff.org/hardware/systems/sun4/sun4c/SPARCstation2/; http://www.obsolyte.com/sun_ss2/. 

Engineering sample di CPU MIPS R10000 (frequenza sconosciuta).

Scheda madre (SGI IP20) di una workstation Silicon Graphics Indigo con modulo CPU MIPS R4400 a 150 MHz (in alto: esso va collegato all'apposito connettore femmina che si vede in basso a destra) e 128 MB di RAM. L'IP20 è un'evoluzione della precedente motherboard IP12 con processore R3000. La workstation Indigo, originariamente nota anche come "4D/RPC", dove RPC sta per "RISC Personal Computer", è stata presentata il 22 Luglio 1991; la versione con CPU R4400 venne introdotta un anno dopo, nell'autunno del 1992 (vedi: http://www.sgistuff.net/hardware/systems/documents/indigo-announce.txt).

Vedi: http://www.futuretech.blinkenlights.nl/r4k150upgrade.html; http://www.futuretech.blinkenlights.nl/indigo.html. 

Anche: http://www.obsolyte.com/sgi_indigo/. 

Anche (sull'Indigo originale con CPU R3000): http://www.futuretech.blinkenlights.nl/us12-91indigo.html; http://www.futuretech.blinkenlights.nl/cadcam10-91indigo.html. 

CPU MIPS R4400-MC a 75 MHz fabbricata da NEC. La versione "MC" dell'R4400 è contenuta in package S-PGA a 447 piedini e, a differenza delle più economiche SC e PC, può essere impiegata in sistemi multiprocessore dal momento che mette a disposizione i segnali necessari ad implementare il controllo di coerenza della cache. Una foto del chip è visibile qui: https://en.wikipedia.org/wiki/R4000#/media/File:NEC_VR4400_die.JPG.  

Questa è la scheda CPU originale IP12/HP1 della workstation SGI Indigo (1991): monta un processore MIPS R3000 a 33 MHz (versione NEC D30310R-33 o VR3000A-33) con FPU NEC D30311R-33 e 64 KB di cache L1, esterna (32+32 KB I/D). A differenza della IP20 (sopra), la scheda IP12 impiega moduli SIMM proprietari e può montare da un minimo di 16 ad un massimo di 96 MB di RAM. I moduli sono dello stesso tipo di quelli impiegati nelle workstation SGI Personal Iris 4D/30 e 4D/35. L'IP20 utilizza invece SIMM standard a 72 pin (FPM, 70ns con parità), 36 bit e supporta un massimo di 384 MB di memoria RAM.

Vedi: http://www.sgistuff.net/hardware/systems/indigo.html. 

Questo chip VLSI fabbricato da LSI Logic è un controller di memoria per sistemi a singola e doppia CPU MIPS R3000. 

Vari prototipi ed "engineering sample" di chip HP/Agilent ed LSI Logic.

Coppia di schede processore IBM per IBM RS/6000 44P-270, ciascuna con 2 CPU POWER 3 a 375 MHz ed 8 MB di cache L2 interconnessa al processore tramite bus 6xx a 256 bit ECC (il medesimo bus utilizzato nei sistemi RS64-II e PowerPC 620). Il POWER 3, introdotto nel 1998 come l'RS64-II (inizialmente avrebbe dovuto essere chiamato PowerPC 630), è una CPU a 64 bit con architettura POWER derivata dal poco fortunato PowerPC 620; integra 15 milioni di transistor ed è prodotto con processo a 0,25 micron ed interconnessioni in Rame. E' un processore superscalare con esecuzione speculativa che contiene 3 unità per gli interi, 2 in virgola mobile (contro l'unica FPU del 620) e 2 load/store; la pipeline degli interi è formata da 7 stadi contro i 10 di quella in virgola mobile.

Vedi: http://en.wikipedia.org/wiki/POWER3. 

Anche: http://ps-2.kev009.com/rs6000/redbook-cd/sg245155.pdf.

Scheda IBM con 4 processori RS64-III "Pulsar" a 450 MHz ed 8 MB di cache L2. Presentato nel 1999, l'RS64-III offre -rispetto al predecessore- una cache L1 più ampia (128 KB) ed un meccanismo di esecuzione speculativa più evoluto e preciso. L'RS64-III ha una pipeline a 5 stadi ed un'interfaccia verso la cache ampia 256 bit con ECC, che offre una banda massima di 14,4 GB/s nella comunicazione CPU/cache L2 (quest'ultima è implementata con memorie DDR funzionanti a 225 MHz). La CPU RS64-III contiene 34 milioni di transistor ed è fabbricata con processo CMOS 7S a 0,17 micron e 7 livelli di interconnessione in Rame.

Dettaglio di scheda proveniente da un'apparecchiatura avionica che monta una CPU RISC AMD Am29000 a 20 MHz con specifiche militari affiancata dalla FPU Am29027 e da tre moduli multichip con SRAM fabbricate da Seeq e Micron Technologies. L'Am29000 è stato il primo membro della famiglia 29K, sviluppata da AMD come moderna evoluzione RISC a 32 bit della fortunatissima serie bitslice CISC Am2900. Architetturalmente i processori 29K derivano, come le CPU SPARC ed Intel i960, dai progetti Berkeley RISC ed IBM 801. La CPU 29000 contiene 192 registri a 32 bit (64 globali e 128 locali) gestiti con la tecnica della register window in finestre di dimensione variabile, ciò che consentiva una notevole flessibilità nell'uso dei registri stessi facilitando l'allocazione da parte dei compilatori. La register window era una caratteristica tipica del processore Berkeley RISC. Nei processori i960 e SPARC le register windows hanno, al contrario, ampiezza fissa. Dotato di 3 bus indipendenti (indirizzi, dati, istruzioni) e di una MMU integrata affiancata da 512 byte di cache (4 KB nelle versioni, come la 29030, con due soli bus), il 29000 si prestava particolarmente bene all'applicazione come controller o processore embedded grazie alla veloce gestione degli interrupt ed all'altrettanto rapida commutazione di contesto (task switching). Un'ulteriore caratteristica particolare delle CPU 29K è la mancanza di un Condition-Code Register (CCR) dedicato: qualsiasi registro può assolvere alla funzione di CCR. L'evoluzione della famiglia 29K terminò nel 1995; l'ultimo modello commercializzato, il 29050, era una CPU superscalare che è stata molto utilizzata in avionica. Il know-how accumulato con i processori 29K venne trasferito allo sviluppo del K5, CPU con architettura x86 inteso da AMD quale rivale dell'Intel Pentium. Il K5 si basa in effetti su un core RISC che esegue, a blocchi di cinque, le istruzioni risultato della traduzione del codice macchina IA32. Sull'architettura 29K si fonda anche la famiglia di microcontroller Am29300. Il 29000 è stato rilasciato ufficialmente nel 1988 e commercializzato per quasi dieci anni. Tutte le CPU 29K, ad eccezione della 29040 e della 29050, si basano su FPU esterne (29027 o compatibili, ad esempio Weitek).

CPU Silicon Graphics IP4 (1988) proveniente da una workstation SGI 4D/70, con processore MIPS R2000 a 12,5 MHz ed FPU R2010. Sia l'uno che l'altro hanno le rispettive sigle non stampate sul chip come di norma, ma riportate su un'etichetta adesiva.

Scheda CPU per server Unix SMP Siemens Nixdorf RM600 (1993). Monta un processore MIPS R4000-MC a 150 MHz, collocato sotto il dissipatore di calore in alto a destra (al suo fianco l'oscillatore a 75 MHz - l'R4000 raddoppia internamente la frequenza del "master clock" esterno). Immediatamente sotto alla CPU si trova 1 MB di cache ECC di secondo livello; a sinistra tre ASIC CMOS (due NEC ed 1 Toshiba). L'R4000, annunciato nell'Ottobre 1991, è stato il primo processore con architettura (ISA) MIPS-III ed una delle prime CPU commerciali single-chip a 64 bit. Questa CPU esiste in 3 diverse versioni (-PC, -SC ed -MC) con diverse possibilità e dotazione per quanto riguarda la cache di secondo livello (comunque esterna) ed il supporto SMP. Si tratta di un processore scalare, "superpipelined" con FPU. MMU e cache L1 integrate. La pipeline intera ha 8 stadi. Il bus di sistema a 64 bit è noto come SysAD Bus ed è un bus di tipo multiplexed per dati ed indirizzi, ovvero utilizza sia per gli uniche per gli altri le medesime linee di comunicazione. L'R4000 contiene 1,2 milioni di transistor (circa lo stesso numero dell'80486) ed è stato fabbricato da svariati produttori (NEC, Toshiba, LSI Logic). Il processo di produzione più comune per questa CPU era il CMOS a 0,8 micron, tre livelli di interconnessione. E' contenuto in package PGA a 179 piedini nel caso della versione PC, ed a 447 piedini nelle versioni SC ed MC. L'R4000 così come il suo diretto successore R4400 ha avuto un eccellente successo commerciale: è stato utilizzato nel corso degli anni in parecchi diversi server e workstation, sia in ambiente Unix che Windows NT. Questa CPU contiene soltanto una minimale logica di interfacciamento con l'esterno e richiede dunque la presenza di appositi circuiti di supporto, in genere soluzioni proprietarie specifiche sviluppate dai singoli produttori di sistemi e basate su ASIC CMOS. La Siemens Nixdorf lo ha utilizzato nei server Unix RM400 ed RM600, macchine SMP scalabili di media e medio-grande dimensione, basate su bus EISA (modelli più piccoli) e su VME/Multibus II (macchine più grandi).

Modulo CPU per server SMP Siemens Nixdorf RM400 (1993) con due processori MIPS R4000-SC a 150 MHz, ciascuno con 1 MB di cache L2 ECC. I processori si trovano sotto i dissipatori di calore più grandi; sotto quelli più piccoli ci sono invece due ASIC di interfacciamento col bus di sistema. L'RM400 era un server aziendale di piccola/media capacità basato su Unix o Windows NT ed architettura EISA.

Scheda CPU SGI IP17 per workstation Silicon Graphics IRIS Crimson, con processore MIPS R4000 a 100 MHz (1992).

Scheda CPU SGI IP19 per workstation Silicon Graphics Onyx contenente 4 CPU MIPS R4400 a 150 MHz, ciascuno con 4 MB di cache ECC. L' R4400, fabbricato da NEC (VR4400) e Toshiba (TC86R4400), è una CPU che implementa il set di istruzioni (ISA) MIPS III. E' un'evoluzione dell'R4000, introdotto nel 1991, che era stato uno tra i primissimi microprocessori commerciali a 64 bit. L'R4400 è stato annunciato nel 1992 e commercializzato a partire dal Gennaio 1993. Rispetto al predecessore ha cache più ampie (16 KB dati, 4 KB istruzioni) e contiene 2,3 milioni di transistor; è stato fabbricato con processo a 0,4 ed a 0,3 micron.

Variante della scheda SGI IP19 con due soli MIPS R4400-150 installati e chip di supporto in diverso package (1993).

Scheda CPU SGI IP25 per workstation Silicon Graphics Onyx, con 4 processori MIPS R10000 a 195 MB ed 1 MB di cache L2 per ciascun modulo processore (1996).

Modulo CPU SGI con coppia di processori MIPS R10000 a 180 MHz fabbricati da NEC (D30700RS-180). L'R1000, conosciuto con il nome in codice "T5", è stato introdotto nel 1996 alla frequenza di 175 MHz, come sostituto dell'R8000 e dell'R4400. Nel 1997 venne introdotta la versione a 250 MHz fabbricata con processo a 0,20 micron. L'R10000 è stato prodotto da NEC e Toshiba. La sua architettura, superscalare a 4 vie (tre pipeline per interi ed una per la virgola mobile) con pieno supporto all'esecuzione speculativa, era nota con l'acronimo ANDES (Architecture with Non-sequential Dynamic Execution Scheduling). Può eseguire 2 istruzioni integer e 2 in virgola mobile, più 1 load/store per ciclo di clock. Alla frequenza di 195 MHz le prestazioni dell'R10000 sono pari a circa 780 MIPS e 390 MFLOPS. La CPU contiene 6,8 milioni di transistor dei quali circa 4 impegnati dalle cache, ed è contenuto in package ceramico LGA (Land Grid Array) a 599 punti di contatto. In fase di sviluppo erano stati presi in considerazione sia un package PGA ceramico che un modulo multichip concettualmente simile a quello del Pentium Pro. LR10000 utilizza il bus di sistema Avalanche, un bus multiplexed a 64 bit con clock pari a 100 MHz ed una banda teorica massima di 800 MB/s (il valore effettivo è di 640 MB/s). L'interfaccia con la cache è ampia 128 bit ed offre una banda massima di 3,2 GB/s con un clock di 200 MHz. Il controller integrato nella CPU supporta le configurazioni SMP fino a 4 processori senza necessità di logica aggiuntiva esterna. Benché si tratti di un processore a 64 bit, per ragioni di contenimento dei costi l'R10000 implementa indirizzi fisici a 40 bit e virtuali a 44 bit, potendo così indirizzare 1 TB di memoria fisica e 16 TB di memoria virtuale.

Vedi: http://phase.hpcc.jp/phase/o2k/technical_doc_library/docs/origin_techrep.pdf/origin_chap3.pdf.

Anche: http://cyberz.org/misc/platform/r10000.pdf (Gwennap, MIPS R10000 Used Decoupled Architecture, Microprocessor Report vol. 8, n. 14, 1994)

Anche: http://www.nekochan.net/wiki/MIPS_architecture.

Controller di I/O per mainframe Fujitsu con diversi tipi di gate array (1998).

Scheda facente parte della CPU di un minicomputer Burroughs (il modello è incerto) contenente gate array LSI TTL e IIL fabbricati da Motorola (1985).

Scheda processore di un server Prime Computer (scritto alternativamente "PR1ME") modello 5370, comprendente due CPU a 32 bit realizzate con gate array VLSI CMOS da 50.000 gate (porte logiche) equivalenti. Il 5370, commercializzato tra il 1992 ed il 1993, è stato l'ultimo e più potente modello di server Prime. Aveva una potenza di calcolo di circa 8 MIPS. La scheda contiene due CPU identiche a quelle del più piccolo modello 5340, la memoria cache per dati ed istruzioni ed un processore di I/O. Queste macchine erano utilizzate soprattutto per applicazioni di CAD/CAM.

Vedi: http://www.malch.com/prime/primefaq.htm. 

Scheda CPU Data General, siglata "33 MHZ TAB CPU" (1992), realizzata con gate array CMOS Motorola contenuti in caratteristici package QFP ceramici ad alta densità di pin. Nonostante le ricerche fatte non sono riuscito ad identificare con certezza a quale macchina appartenesse questa scheda.

Scheda CPU Concurrent Computer Corp. Micro-5 3200 (1992/3), con ALU a 32 bit Am29332 e sommatore/moltiplicatore floating-point Texas Instruments 8847. Proviene da un minicomputer impiegato come unità di elaborazione di simulatori di volo civili. La Concurrent Computer Corporation (CCC), tuttora attiva, è una società che deriva dalla divisione informatica della Perkin Elmer, a sua volta risultato dell'acquisizione della Interdata (famosa per aver realizzato nel 1973 il primo minicomputer commerciale a 32 bit, il modello 7-32). 

(vedi)

Scheda madre di workstation Intergraph con CPU Clipper C3 ed 8 MB di RAM (1991).

Processore floating-point per minicomputer Honeywell-Bull della Serie 16, realizzato con bitslice AMD Am2901.

Scheda CPU di minicomputer della famiglia Olivetti L1 M60 (1984) con processore Z8001 fabbricato da SGS e relativa MMU (in alto a destra). La L1, abbreviazione di Linea 1, era una serie integrata e fortemente modulare di prodotti progettati per aziende sia di medio/piccole dimensioni che più grandi, basati su CPU della famiglia Z8000 e su un sistema operativo proprietario sviluppato in linguaggio Pascal dalla stessa Olivetti, il MOS (MOS = Multifunctional Operating System). Presentata nel 1982, la serie L1 ha avuto in Italia un notevole successo commerciale, diventando popolare in Italia durante gli anni Ottanta in banche, industrie ed in molti uffici pubblici (es. Poste). La fortuna della Linea 1 rimase tuttavia limitata ai soli confini nazionali: all'estero se ne vendette un numero davvero esiguo. Il modello M60 sostituiva il più datato server dipartimentale Olivetti S6000, così come il sistema operativo MOS era l'evoluzione del COSMOS impiegato su quella macchina. Un sistema M60 poteva contenere un massimo di 3 schede CPU in configurazione AMP (multiprocessore asimmetrico): il processore principale esegue il sistema operativo e distribuisce i task utente tra gli altri due processori. In questo modo potevano essere gestite senza troppi problemi circa 15 postazioni di lavoro (collegate come terminali in current-loop); configurazioni più complesse (20-25 postazioni) accusavano un sensibile deterioramento di prestazioni. La RAM era ampia tipicamente 256 KB, espandibile comunque a 1 MB con schede aggiuntive da 128 oppure da 256 KB.

Vedi: http://www.storiaolivetti.it/percorso.asp?idPercorso=600; http://www.retrocomputing.net/parts/olivetti/m40/.

Anche: http://www.retrocomputing.net/info/doc/jn/Recensione.pdf.

Scheda CPU per Olivetti L1-M60 con processore Z8001 (fabbricato da SGS), doppia MMU e 16 KB di cache. Lo Z8001, siglato "SEG CPU", supportava a differenza del più economico Z8002 un meccanismo di memoria segmentata (fino a 128 segmenti ampi ciascuno 64 KB, per un totale di 8 MB massimi), grazie al supporto di una o più unità MMU esterne. Questa CPU implementava anche il supporto alla memoria virtuale. I processori della famiglia Z8000 avevano spazi di indirizzamento separati per i dati, i programmi (istruzioni) e lo stack. In questa scheda la cache serve esclusivamente per le istruzioni. La famiglia Z8000 è storicamente importante in quanto introduceva nel mondo dei microprocessori alcune caratteristiche avanzate, ad esempio: la presenza di un gruppo (finestra) di registri (16) d'uso generale, che potevano tutti essere utilizzati sia come accumulatori, registri indice, stack pointer o registri generici; la presenza di due distinte modalità di esecuzione, Normal e System, caratterizzate da diversi privilegi (il che facilitava la progettazione di sistemi operativi multiutente e multitasking); il supporto a configurazioni con più di una CPU, detto nel caso EPA (Extended Processing Architecture). Lo Z8001 è stato inoltre il primo microprocessore commerciale dotato di una propria MMU anch'essa contenuta in un singolo integrato commerciale della medesima famiglia (lo Z8010).

Scheda madre di un personal computer Olivetti M20 con CPU Z8001.

Vedi: http://www.z80ne.com/m20/index.php; http://www.jurassicnews.com/Archivio/Issue_10/Issue_10.PDF. 

Scheda emulatrice M20 per computer Olivetti M24 (1984), con processore Z8001: consentiva di eseguire su M24 software sviluppato per l'M20 ed il sistema operativo GCOS.

Scheda CPU di minicomputer Zilog S8000, con CPU Z8001 e 3 MMU Z8010. L'S8000 era un minicomputer multiutente, commercializzato all'inizio degli anni Ottanta, dotato di un sistema operativo appartenente alla famiglia Unix chiamato ZEUS (Zilog's Enhanced Unix System). ZEUS era sostanzialmente un porting completo su piattaforma Z8000, con alcune estensioni specifiche, del sistema Unix V.7 per processori M68K. Esso comprendeva fra l'altro un compilatore COBOL di buona qualità che permetteva di portare sulla macchina, con modifiche minime, software sviluppato per altri sistemi (ad esempio, IBM). Proprio la disponibilità di questo compilatore è stata alla base del discreto (benché di breve durata) successo del S8000 nel campo delle applicazioni contabili e gestionali multiutente.

Scheda Italtel con CPU Z8001 fabbricata da ST Microelectronics, 1989. In alcuni settori specifici, tra cui appunto quello delle telecomunicazioni, il processore Z8000 ha avuto diffusione maggiore e vita più lunga, fino all'inizio degli anni Novanta.

Scheda proveniente da un'apparecchiatura della BBN Communications (circa 1985). Non ho idea di quale sia esattamente la sua funzione. L'ho acquistata diversi anni fa, nel 1998, da una ditta che recuperava materiali delle basi NATO in Italia. In basso a destra si vedono due gate array ECL Motorola da 7.500 porte NAND equivalenti. La BBN Communications Ltd. era una società controllata dalla BBN (Bolt, Beranek and Newman), famosa come principale contractor del Governo USA nel progetto DARPA che ha portato alla nascita di Arpanet che sarebbe poi diventata l'odierna Internet. La BBN ha costruito, nel 1969, il primo computer con funzioni di router per Arpanet. Pochi anni dopo, nel 1971, Ray Tomlinson, un ingegnere della BBN, ha inventato la posta elettronica.

Scheda "misteriosa" con integrati ITT (1984). Dovrebbe essere, il condizionale è d'obbligo, un processore di segnale digitale.

Scheda con DSP fixed-point a 32 bit Texas Instruments TMS320C30, ALU TRW e memorie SRAM associative IDT proveniente da apparecchiatura avionica militare (1997).

Scheda con 20 DSP Analog Devices SHARC ADSP-21060 (10 per ciascun lato del modulo).

Scheda processore proveniente da avionica Honeywell/SFENA (1990) con CPU Intel 80186, varie memorie e chip di supporto  e moduli multichip Honeywell.

Modulo moltiplicatore/accumulatore fixed-point proveniente da apparecchiatura avionica, 1984, realizzato come circuito ibrido con componenti a montaggio superficiale. 

Single-Board Computer Omnibyte (1990) con CPU MIPS R3000 a 25 MHz ed FPU R3010, entrambe della IDT come i buffer di memoria R3020.

Immagini recuperate dal mio vecchio archivio fotografico (1997/1999)

La scarsa qualità delle immagini di questa sezione è dovuta al fatto che si tratta di scansioni da stampe 10x15 che hanno quasi vent'anni, ed in certi casi anche di più.

Scheda CPU di minicomputer Unix HP 9000/330 con processore Motorola 68020 a 16,67 MHz, FPU 68881 e controller di DMA 68450. Questa è stata la prima scheda M68K entrata nella mia collezione, correva l'anno... 1994. Una vita fa.

(Pochi lo sanno, ma la gloriosa e purtroppo dimenticata Olivetti è stata storicamente tra i primi produttori di sistemi basati su Unix System V!) Scheda CPU di sistema Unix Olivetti LSX 3005 (famiglia LSX 3000) con processore Motorola 68020 a 16 MHz, FPU 68881 e controller DMA proprietario. "Fino ai primi anni '90, il mondo dell'informatica dei medi e grandi computer era indiscutibilmente dominato dai sistemi proprietari: macchine che avevano una propria esclusiva architettura, un proprio sistema operativo e che non potevano dialogare con le macchine di altri produttori. [...] Uno dei pochi esempi contro-corrente di quegli anni era costituito dal sistema operativo Unix, sviluppato nei laboratori di ricerca dell'americana AT&T; sul mercato, però, la presenza di sistemi basati su Unix era estremamente limitata e spesso erano versioni ("dialetti") che limitavano la piena interoperabilità. Nella seconda parte degli anni '80, a seguito degli accordi con AT&T, l'Olivetti inizia lo sviluppo di un sistema operativo Unix System V, la cui definizione non era appannaggio di un solo costruttore ma veniva demandata ad associazioni, X/Open e Unix International [...] controllate, con criteri rappresentativi, dalle numerose aziende erano sostenitrici dei sistemi cosiddetti aperti, le quali si impegnavano a sviluppare Unix seguendone le direttive, rendendo così possibile la interoperabilità tra i loro sistemi e la portabilità di programmi da un sistema all'altro. E' questo il punto di partenza per lo sviluppo delle architetture multifunzionali aperte, ove coesistono funzioni standard de jure, definite da organismi internazionali, e de facto, ossia realtà di mercato a larga diffusione. [...] In questo contesto, nel 1987 l'Olivetti presenta un grande progetto informatico: la OSA - Open System Architecture. OSA integra minicomputer della famiglia LSX (basati su una CPU Motorola 68000) che possono ospitare sia MOS, sia Unix System V, workstation basate su PC-DOS e PB-DOS, minicomputer 3B della AT&T e il sistema fault tolerant CPS-32, attraverso una rete a due livelli, locale e geografico. Inoltre, con l'utilizzo di router e gateway, OSA si può connettere a reti esterne di altri costruttori, ad esempio di tipo SNA e/o TCP-IP, realizzando la convivenza dei mondi proprietari ed aperti. Il ponte a tre archi, "the Bridge", adottato come logo dell'architettura, ben sintetizza la connessione tra le applicazioni già presenti nel parco istallato, con cui OSA mantiene una completa compatibilità, e il mondo dei sistemi aperti. Questa soluzione alla fine degli anni '80 interpreta il trend dello sviluppo che avrebbe pilotato la tecnologia negli anni '90" (da www.storiaolivetti.it).

Vedi: http://gentiane.org/~miod/machineroom/machines/olivetti/; http://www.olivettiani.org/dwd/Olivetti_Pregnana_2013-05-30.pdf.

Anche (foto della macchina, identica a quella che possiedo io): http://gentiane.org/~miod/machineroom/machines/olivetti/lsx3005/index.html.

Vedi: http://www.storiaolivetti.it/percorso.asp?idPercorso=573.

Scheda CPU di server Unix NCR con CPU Motorola 68020 a 16,67 MHz e zoccolo (libero) per FPU. L'ho recuperata nel 1997. E' difficile dire con certezza a quale macchina appartenesse, forse a un server Tower 32/200.

Scheda CPU di server multiprocessore Unix ARIX Model 25 con Motorola 68020 a 16 MHz e relativa FPU.

Scheda CPU in formato Multibus II a 32 bit (in basso a destra il relativo controller Intel 82389) proveniente da un server Honeywell Bull DPX 2/200. Monta un processore 68030 a 33 MHz. Questa stessa scheda era anche impiegata nei modelli SMP DPX 2/300 progettati in Italia presso lo stabilimento di Pregnana. A differenza del predecessore 68020, il 68030 integra al suo interno l'unità di gestione della memoria (MMU). La famiglia DPX 2, commercializzata a partire dalla fine del 1987, unificava le precedenti linee di server Unix progettate e vendute separatamente coi marchi Honeywell Information Systems e Bull. La macchina dalla quale proviene la scheda apparteneva alla filiale di Udine della Banca Nazionale del Lavoro ed è stata dismessa nel 1998.

Vedi: http://www.olivettiani.org/dwd/Olivetti_Pregnana_2013-05-30.pdf.

Sempre a proposito di Motorola M68K...

Scheda madre di workstation Apollo DN3500 (1987) con processore 68030 a 25 MHz ed FPU 68882. La famiglia di macchine Domain DN3000/3500 ebbe grande fortuna commerciale: si trattava di workstation basate sul sistema operativo Domain/OS, dotato per l'epoca di caratteristiche avanzate tra cui un filesystem orientato agli oggetti, boot da rete, funzionalità di rete TCP/IP integrate, interoperabilità con POSIX, BSD ed Unix System V. I modelli 3000 e 3500, quest'ultimo una versione potenziata del primo con CPU a 25 anziché 20 MHz, avevano un'architettura che ricordava da vicino quella dei PC-AT. Ad esempio il bus di sistema seguiva lo standard AT e la macchina poteva, in linea di principio, adoperare le stesse schede di espansione dei normali PC. Nei fatti ciò non accadeva quasi mai perché soltanto pochissimi produttori di hardware rilasciarono driver specifici per Domain/OS (ad esempio, 3Com e Adaptec) e così gli utenti Apollo dovevano limitarsi a mantenere la dotazione originale, sia pure di elevata qualità, delle proprie workstation. A testimonianza della diffusione avuta da queste macchine, nel corso degli anni ne ho recuperate e restaurate 4 diverse (una 3000, due 3500 di cui una commercializzata con marchio Mentor Graphics ed una 4000 basata su CPU 68040). Funzionano tutte perfettamente. Un problema che si incontra oggi con le Apollo Domain è la difficoltà a reperire monitor compatibili con lo standard ad elevata risoluzione delle loro schede video proprietarie. Di norma io utilizzo un IBM P200 nella versione con ingressi BNC che riesce da agganciare il segnale video a 60 Hz in modalità 1024x768, 256 colori.

Scheda CPU 68020 con cache (sulla scheda secondaria) proveniente da un server Bull XPS-100 (1987 circa) precedente l'introduzione della famiglia DPX basata su Multibus a 32 bit e processori 68030/68040. Il sistema operativo della macchina era l'HN Unix della Bull, derivato da Unix SVR3.

Motherboard di server multiutente entry-level Unix (SVR-3) Convergent S280 del 1986, con CPU Motorola 68020 a 25 MHz.

Scheda CPU di minicomputer Altos 3068 (1985/6) con processore Motorola 68020 a 16 MHz. Questa macchina, introdotta nel 1985, era inizialmente equipaggiata con un 68020 a 12 MHz. I sistemi operativi disponibili erano in alternativa Unix System V/SVR2 oppure il Pick Operating System 2.15.

Scheda CPU di server Unisys 5000 con 4 processori Motorola 68020 a 16 MHz (1992/3).

Scheda coprocessore per riconoscimento ottico dei caratteri (OCR) fabbricata dalla Kurzweil Computer Products (1990), equipaggiata con processore 68020. Questa ditta fu uno dei primi produttori di apparecchiature e software per OCR in grado di riconoscere correttamente testi stampati senza l'impiego di caratteri tipografici speciali. Venne fondata dall'inventore statunitense di origine austriaca Raymond Kurzweil, un pioniere nel campo del riconoscimento ottico dei caratteri, del riconoscimento della voce e della sintesi vocale. Negli anni Novanta, spesso, i sistemi OCR professionali erano basati su apparecchiature interamente dedicate allo scopo oppure su schede "coprocessore" per PC o Mac, in grado di fornire la necessaria capacità di calcolo. In seguito con l'aumento della potenza delle CPU si passò alle moderne implementazioni interamente software.

Vedi: http://www.kurzweiltech.com/kcp.html.  

Scheda Printrak con CPU Signetics 68000 ed FPU AMD Am29517. Printrak è un produttore statunitense specializzato nei sistemi di riconoscimento facciale e di rilevazione e lettura delle impronte digitali., nonché il principale fornitore di questo tipo di apparecchiature al Governo federale ed alle polizie dei vari Stati.

Vedi: http://qolc.net/tihkal/jimbowen/.

Scheda CPU di console per videoediting digitale Abekas Mira (1992) con 2 processori 68000 a 12 MHz ed un DSP Analog Devices ADSP-2100.

Single-board computer Plessey con CPU Motorola 68000 a 10 MHz, 2 MB di RAM. Sulla scheda è presente un Multiprotocol Communication Controller Rockwell R68561 (in basso a sinistra).

Scheda Tektronix con CPU Motorola 68000 a 12 MHz.

Scheda multiplexer per comunicazioni seriali con CPU Toshiba 68000 a 16 MHz.

Single-board computer Heurikon (1988) con CPU Motorola 68020 a 16 MHz ed FPU 68881.

Single-Board Computer della Force Computer (1992) su scheda VME con CPU Motorola 68030 a 25 MHz, FPU 68882 e varie periferiche tra cui un controller LAN AMD Am7990 LANCE, 2 controller di interfaccia parella MC68230 e 2 controller duali universali di comunicazioni seriali (DUSCC, Dual Universal Serial Communication Controller) Signetics SCN68562.

CPU di server Unix Bull DPX/2-360 (1991, vedi) con CPU Motorola 68040RC a 25 MHz. In alto a sinistra un controller Multibus II Intel 82389 (vedi: https://cpumuseum.jimdofree.com/museum/architectures/support-chips/). Questo componente è stato prodotto anche da Toshiba e VLSI. Immediatamente sotto, un microcontroller ad alta integrazione Signetics 80C451 e, al centro, una SRAM CMOS (Tag RAM) a 4 porte, 512 ingressi oppure 2 porte, 1.024 ingressi Fujitsu MB81C51. La relativa memoria cache si trova tra i due integrati VLSI.

Scheda Italtel (processore per centrali telefoniche a controllo numerico) con CPU Motorola 68040RC a 33 MHz e controller di memoria Cypress CYM7232 "DRAM Accelerator" (immediatamente sopra la CPU), qui in package plastico (in questa pagina del Museo c'è un'immagine di una versione in package ceramico). Sotto la CPU c'è un Bus Sizer Motorola MC68150. A destra un Transputer ST T425. Il CYM7232 (vedi: http://www.cpu-world.com/forum/viewtopic.php?p=186714) è formato da due chip ECC e dal controller RAM vero e proprio (DRAC, il componente con il dissipatore di calore). "The CYM7232 and the CYM7264 consist of a full-function DRAM controller and a pipelined/FIFO data multiplexer/demultiplexer with error correction for cache-based, uniprocessor, and multiprocessor systems memory control. The CYM7232 performs 32-bit Error Detection and Correction (EDC) while CYM7264 performs 64-bit EDC. They both connect to the system bus through a 64-bit-wide data bus, and a 36-bit wide address bus. The CYM7232 also supports 32-bit system buses. The bus transfer control signals support i486, Pentium, i860, 68040, 88110, SPARC MBus, MIPS R4000, or other interfaces. The controller module interfaces to the DRAM array through a 16-byte-wide data bus plus check bits, a 12-bit row/column address bus, four RAS outputs, four CAS outputs, and four read/write control lines. During write operations, data passes from the system bus through a FIFO array that acts as an incoming queue. Writes occur at the system bus speed until the FIFO is full (sixteen 64-bit words). The FIFO supports cache-line copy-back and fill operations, reducing system bus traffic to a minimum. The module supports posted writes, by suspending the actual write to DRAM until the cache-line read is completed during cache-line write-back. This speeds cache-line fill operations. The module pipelines a 16-byte-wide DRAM access into the data path for EDC, and multiplexes the data to the system bus during reads. This supports high-speed burst line fills with error corrected data. Reads and writes may be inhibited for multiprocessor support. Inhibited reads may be turned into reflective reads, and inhibited writes may be turned into reads-for-ownership" (vedi). Nella parte destra della scheda si riconoscono 5 SRAM CMOS a due porte, 8 KB × 8, IDT 7005. Il T425 è un Transputer a 32 bit con 4 KB di SRAM a bordo e 4 link di interconnessione.

Scheda CPU Elbit Systems (vedi) di fabbricazione israeliana (1996) con processore Motorola 68040RC-25 e, a destra, 2 moduli multichip di memoria DRAM 512 KB × 32 fabbricati da Elisra e, in basso, 1 modulo multichip SRAM 512 KB × 32.

Scheda Motorola MVME165 (1993) con CPU 68040RC a 25 MHz. Si tratta di un single-board computer (SBC) per applicazioni embedded su scheda VME, facente parte della famiglia Motorola MVME.

Vedi: http://www.mvme.com/manuals/MVME165-manual.pdf, http://www.bitsavers.org/pdf/motorola/VME/MVME165/.

Vedi: http://www.m88k.com/mvme165.html.

Controller di rete FDDI Interphase Systems su scheda VME con processore Motorola 68RC040 a 25 MHz, interfaccia FDDI MC68839, Media Access Controller MC68838 e PLC-S (Physical Layer Controller with Scrambler) AMD Am79C864A.

Gli analizzatori logici (o analizzatori di stati logici, termine spesso abbreviato con la sigla LSA - Logic State Analyzer) rappresentano uno strumento fondamentale nello sviluppo di sistemi basati su microprocessori e più in generale su logica digitale. Uno dei primi esemplari di LSA di successo, che anzi da molti è ritenuto il vero capostipite di questa classe di strumenti, è il modello 1600A di Hewlett Packard, qui raffigurato con due sonde tipo 10231C, introdotto nell'Agosto 1975 quale successore del 1601L (1974), primo LSA in assoluto ad essere commercializzato. Vedi: https://www.hpmemoryproject.org/wb_pages/wall_b_page_12.htm. 

Con l'affermarsi dei microprocessori, nel corso degli anni Settanta, sono nati strumenti specifici per supportare e facilitare lo sviluppo di sistemi basati su di essi, prima a 8 e poi a 16 e 32 bit. Nel 1977 la HP ha introdotto il modello 1611A (a destra in basso, qui collegato ad un IBM PS/2 Modello 30), storicamente il primo apparecchio di questa categoria. Vedi: https://www.hpmemoryproject.org/timeline/chuck_house/lsa_birth_03.htm.  

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